CN113674660B 时钟数据恢复电路、显示装置及其驱动方法 （三星显示有限公司）

包括能够以多个速率进行操作并在初始区间以作为多个速率中的预定的一个速率的初始速率应于校准使能信号而判断多相位时钟信号是否内被锁定的情况下，变更多相位时钟信号的相2锁相环电路，基于输入数据生成多相位时钟信号，并且并在初始区间以作为所述多个速率中的预定的一个速率的初始速率进行操作的多速率相死区校准电路，响应于所述锁定使能信号而确定所述多个数字块，控制所述多速率相位检测器以所述最终速率进行操其中，所述死区校准电路响应于所述校准使能信号而判断所述多相所述初始速率为所述多速率相位检测器在所述多相位时钟信号的每个周期执行相位所述多个速率包括所述全速率、所述多速率相位检测器在所述多相位个周期执行所述相位检测的半速率以及所述多速率相位检测器在所述多相位时钟信号的所述输入数据的所述数据速率为第一数据速率、作为所述第一数据速率数据速率以及作为所述第二数据速率的两倍的第三数据速率在所述输入数据的所述数据速率为所述第一数据速率的情况下应于所述锁定使能信号而将所述最终速率确在所述输入数据的所述数据速率为所述第二数据速率的情况下应于所述锁定使能信号而将所述最终速率确在所述输入数据的所述数据速率为所述第三数据速率的情况下应于所述锁定使能信号而将所述最终速率确定为所与所述多相位时钟信号的一个周期对应的所述多相位时钟信号的相位范围被划分为所述初始速率进行操作的所述多速率相位检测器在所述第一相位范围所述死区校准电路检测所述输入数据在所述第二相位范围内的第一边沿以及所述输在未检测到所述第一边沿及所述第二边沿的情况下，所述死区在未检测到所述第一边沿并检测到所述第二边沿的情况下，所述所述锁定使能信号而将所述最终速率确定为在检测到所述第一边沿及所述第二边沿的情况下，所述死区3所述死区校准电路还检测所述输入数据在所述第四相位范在所述最终速率被确定为所述全速率的情况下，所述死在所述最终速率被确定为所述半速率的情况下，所述死在所述最终速率被确定为所述四分之一速率的情况下，校准使能信号而判断所述多相位时钟信号未在所述死在所述多相位时钟信号被判断为在所述死区内被锁定的情况下与所述多相位时钟信号的一个周期对应的所述多相位时钟信号的相位范围被划分为边沿检测块，检测所述输入数据在所述第二相位范围内的第一边沿、所述输所述第三相位范围内的第二边沿以及所述输入数据在所述第四相位范死区电荷泵，在所述多相位时钟信号被判断为在所述死区所述多相位时钟信号包括具有彼此不同的相位的第一时钟信号、第二时第一异或门，对所述第一触发器的输出信号及所述第二触第二异或门，对所述第二触发器的所述输出信号及所述第三第三异或门，对所述第三触发器的所述输出信号及所述第四4第五触发器，位于所述第一触发器与所述第一异或门之间，并第六触发器，位于所述第二触发器与所述第一异或门之间，并第七触发器，位于所述第二触发器与所述第二异或门之间，并第八触发器，位于所述第三触发器与所述第二异或门之间，并第九触发器，位于所述第三触发器与所述第三异或门之间，并第十触发器，位于所述第四触发器与所述第三异或门之间，并第一多路复用器，响应于所述锁定使能信号而选择性地第二多路复用器，响应于所述锁定使能信号而选择性地第十一触发器，响应于所述第一多路复用器的输出第十二触发器，响应于所述第二多路复用器的输出信号而在所述第一速率检测信号及所述第二速率检测信号全部具在所述第一速率检测信号具有所述低电平且所述第二速率检测信号具有高电平的情在所述第一速率检测信号及所述第二速率检测信号述数字块控制所述多速率相位检测器以四分之一速率作为所述最终第三多路复用器，响应于所述校准使能信号而选择性地第四多路复用器，响应于所述校准使能信号而选择性地第五多路复用器，响应于所述校准使能信号而选择性地5第一或门，对所述第一校准信号、所述第二校准信号及第二或门，对所述第一校准信号及所述第三校准信号执第六多路复用器，响应于与所述最终速率对应的最终速率所述死区电荷泵在所述死区检测信号具有低电平的情况下不向所述环路滤波器提供所述锁相环电路基于由所述死区电荷泵提供的所述附加电荷泵电流而增加所述多相所述多相位时钟信号包括具有彼此不同的相位的第一时钟信号、第二时第一开关块，响应于从所述数字块接收的数字码而向所第二开关块，响应于所述数字码而向所述第二输入端子第三开关块，响应于所述数字码而向所述第四输入端子提6在所述最终速率被确定为全速率的情况下，所述多速率相位在所述最终速率被确定为半速率的情况下，所述多速率相位器的所述输出信号及所述第八触发器的所述输出信号作为所在所述最终速率被确定为四分之一速率的情况下，所信号及所述第七触发器的所述输出信号作为数据驱动器，包括基于输入数据生成多相位时钟锁相环电路，基于所述输入数据生成所述多相位时钟信进行操作并在初始区间以作为所述多个速率中的预定的一个速率的初始速率进行操作的死区校准电路，响应于所述锁定使能信号而确定所述多个数字块，控制所述多速率相位检测器以所述最终速率进行操其中，所述死区校准电路响应于所述校准使能信号而判断所述多相所述初始速率为所述多速率相位检测器在所述多相位时钟信号的每个周期执行相位19.一种时钟数据恢复电路的驱动方法，作为显示装置的数据驱动器中所包括的时钟使能够以多个速率进行操作的多速率相位检测器在初始区间以作为所述多个速率中检测包括所述多速率相位检测器的锁相环电确定所述多个速率中与所述输入数据的数据在所述多相位时钟信号在所述死区内被锁定的情况下，变更所述多所述初始速率为所述多速率相位检测器在所述多相位时钟信号的每个周期执行相位78恢复电路的显示装置及所述时钟数据恢复电可以根据显示面板的分辨率及帧频率而以多个数据速率中的一个数据速率进行传送，据[0003]这样的多速率CDR电路可以划分为利用多速率相位检测器的多速率CDR电路以及利用多速率压控振荡器的多速率CDR电路。另外，与所述利用多速率压控振荡器的多速率CDR电路相比，所述利用多速率相位检测器的多速率CDR电路具有尺寸小且功耗低的优点。然而，在所述利用多速率相位检测器的多速率CDR电路中存在时钟信号可能被锁定在死区[0004]本发明的一目的在于提供一种能够防止时钟信号被锁定在死区内的时钟数据恢[0005]本发明的另一目的在于提供一种包括能够防止时钟信号被锁定在死区内的时钟[0006]本发明的又一目的在于提供一种能够防止时钟信号被锁定在死区内的时钟数据够以多个速率进行操作并在初始区间以作为所述多个速率中的预定的一个速率的初始速每半个周期执行所述相位检测的半速率以及所述多速率相位检测器在所述多相位时钟信9一数据速率的两倍的第二数据速率以及作为所述第二数据速率的两倍的第三数据速率中多相位时钟信号通过以所述初始速率进行操作的所述多速率相位检测器在所述第一相位[0013]在一实施例中，在所述多相位时钟信号被判断为在所述述输入数据在所述第三相位范围内的第二边沿以及所述输入数据在所述第四相位范围内边沿及所述第三边沿判断所述多相位时钟信号是否在所述死区内被锁定；以及死区电荷[0015]在一实施例中，所述多相位时钟信号包括具有彼此不同的相位的第一时钟信号、触发器的所述输出信号及所述第三触发器的输出信号执行异或运算而检测所述第二边沿；应于所述第八时钟信号而对所述第四触发器的所述输出信号控制所述多速率相位检测器以四分之一速率作为所述最终述死区电荷泵提供的所述附加电荷泵电流而增加所述多相位时钟信[0023]在一实施例中，所述多相位时钟信号包括具有彼此不同的相位的第一时钟信号、死区校准电路响应于所述校准使能信号而判断所述多相位时钟信号是否在死区内被锁定，多速率相位检测器在初始区间以作为所述多个速率中的预定的一个速率的初始速率进行[0031]图2是示出根据本发明的实施例的时钟数据恢复电路中所包括的锁相环电路的一[0034]图5是用于说明以全速率、半速率和四分之一速率进行操作的多速率相位检测器[0035]图6是示出不包括死区校准电路的时钟数据恢复电路的多相位时钟信号的锁定点[0036]图7是用于说明根据本发明的实施例的时钟数据恢复电路中所包括的多速率相位[0037]图8是示出根据本发明的实施例的时钟数据恢复电路中所包括的死区校准电路的[0038]图9是示出根据第一速率检测信号及第二速率检测信号的最终速率的一示例的[0040]图11是示出根据本发明的实施例的时钟数据恢复电路的多相位时钟信号的锁定锁相环电路中所包括的多速率相位检测器的一示例的框图，图4是示出根据相位检测速率相位检测器的相位检测的示例的时序图，图6是示出不包括死区校准电路的时钟数据恢复电路的多相位时钟信号的锁定点及死区的示例的图，图7是用于说明根据本发明的实施例的时钟数据恢复电路中所包括的多速率相位检测器在初始区间的操作的时序图，图8是示9是示出根据第一速率检测信号及第二速率检测信号的最终速率的一示例的图，图10是用[0057]参照图1，根据本发明的实施例的显示装置的数据驱动器中所包括的时钟数据恢死区校准(DeadZoneCali[0058]锁相环电路110可以从所述显示装置的控制器(例如，时序控制器(Timing响应于多相位时钟信号MPCK而对输入数据DAT进行采样来生成恢复的数据RDAT。多相位时[0059]在一实施例中，锁相环电路110可以根据由所述数据驱动器驱动的显示面板的分相环电路110可以在所述显示面板具有4K超高清晰度(UHD：UltraHighDefinition)分辨率并以约60Hz的帧频率被驱动的情况下以约1Gbps的第一数据速率DR1接收输入数据DAT，在所述显示面板具有所述4KUHD分辨率并以约120Hz的帧频率被驱动的情况下以作为第一8KUHD分辨率并以约120Hz的所述帧频率被驱动的情况下以作为第二数据速率DR2的两倍行信号DN)。例如，多速率相位检测器120可以在输入数据DAT领先(lead)多相位时钟信号MPCK的情况下生成上行信号UP，而在多相位时钟信号MPCK领先输入数据DAT的情况下生成相位时钟信号MPCK的高频噪声成分。压控振荡器160可以基于控制电压VC生成多相位时钟信号MPCK。例如，压控振荡器160可以在控制电压VC增加时减小多相位时钟信号MPCK的相160可以是8-相位(8-PHASE)压控振荡器，所述8-相位(8-PHASE)压控振荡器生成具有彼此不同的相位的第一时钟信号CK0、第二时钟信号CK45、第三时钟信号CK90、第四时钟信号作为第一数据速率DR1的两倍的第二数据速率DR2对应的半速率HALFRATE以及与作为第二[0062]第一触发器121至第八触发器128可以分别响应于第一时钟信号CK0、第二时钟信号CK45、第三时钟信号CK90、第四时钟信号CK135、第五时钟信号CK180、第六时钟信号六触发器126响应于具有约255度的相位的第六时钟信号CK225而对输入数据DAT进行采样，第七触发器127响应于具有约270度的相位的第七时钟信号CK270而对输入数据DAT进行采[0063]第一开关块131可以响应于从数字块180接收的数字码DCODE向第一异或门137的响应于第二数字信号D2向所述第一输入端子传送第三触发器123的所述输出信号，第三开四开关SW4响应于第四数字信号D4向所述第一输入端子传送第七触发器127的所述输出信[0064]第二开关块133可以响应于数字码DCODE向第一异或门137的第二输入端子及第二开关SW5至第八开关SW8。第五开关SW5可以响应于第一数字信号D1向所述第二输入端子及于第三数字信号D3向所述第二输入端子及第三输入端子传送第六触发器126的所述输出信号，第八开关SW8响应于第四数字信号D4向所述第二输入端子及第三输入端子传送第八触[0065]第三开关块135可以响应于数字码DCODE向第二异或门139的第四输入端子提供第二开关SW12。第九开关SW9可以响应于第一数字信号D1向所述第四输入端子传送第三触发器123的所述输出信号，第十开关SW10响应于第二数字信号D2向所述第四输入端子传送第五触发器125的所述输出信号，第十一开关SW11响应于第三数字信号D3向所述第四输入端子传送第七触发器127的所述输出信号，第十二开关SW12响应于第四数字信号D4向所述第二开关块133的所述输出信号执行异或运算而生成上行信号UP，并在第一输出端子输出上出信号及第三开关块135的所述输出信号执行异或运算而生成下行信号DN，并在第二输出[0068]为了以与输入数据DAT的第一数据速率DR1对应的全速率FULLRATE驱动多速率相一异或门137可以对第一开关块131的所述输出信号(即，在约0度的相位采样的输入数据多相位时钟信号MPCK的约45度至约90度的相位范围内具有边沿的情况下具有高电平。另时钟信号CK45)领先输入数据DAT，并且锁相环电路110可以响应于具有所述高电平的下行位检测器120在以与输入数据DAT的约1Gbps的第一数据速率DR1对应的全速率FULLRATE被触发器126的所述输出信号(即，在约225度的相位处采样的输入数据DAT)作为恢复的数据[0069]并且，为了以与输入数据DAT的第二数据速率DR2对应的半速率HALFRATE驱动多数字信号D3及第四数字信号D4，在周期PED的第二半部分接收所述高电平的第三数字信号多速率相位检测器120可以在输入数据DAT在约0度至约45度的相位范围内具有边沿的情况下输出上行信号UP，在输入数据DAT在约45度至约90度的相位范围内具有边沿的情况下输出下行信号DN，在输入数据DAT在约180度至约225度的相位范围内具有边沿的情况下输出上行信号UP，在输入数据DAT在约225度至约270度的相位范围内具有边沿的情况下输出下的约2Gbps的第二数据速率DR2对应的半速率HALFRATE被驱动时，在多相位时钟信号MPCK在多相位时钟信号MPCK的相位被调整为输入数据DAT在约45度及约225度的相位处具有边度的相位采样的输入数据DAT)以及第八触发器128的所述输出信号(即，在约315度的相位采样的输入数据DAT)作为恢复的数据RD[0070]并且，为了以与输入数据DAT的第三数据速率DR3对应的四分之一速率QUARTER位检测器120可以在周期PED的第一1/4处接收所述高电平的第一数字信号D1以及所述低电内具有边沿的情况下输出上行信号UP，在输入数据DAT在约45度至约90度的相位范围内具沿的情况下输出上行信号UP，在输入数据DAT在约135度至约180度的相位范围内具有边沿的情况下输出下行信号DN，在输入数据DAT在约180度至约225度的相位范围内具有边沿的情况下输出上行信号UP，在输入数据DAT在约225度至约270度的相位范围内具有边沿的情况下输出下行信号DN，在输入数据DAT在约270度至约315度的相位范围内具有边沿的情况下输出上行信号UP，在输入数据DAT在约315度至约360度的相位范围内具有边沿的情况下数据DAT的约4Gbps的第三数据速率DR3对应的四分之一速率QUARTERRATE被驱动时，在多相位采样的输入数据DAT)作为恢复的数据R的一示例，但是根据本发明的实施例的多速率相位检测器120的构成并不局限于图3的示信号MPCK的相位。据此，在第二时钟信号CK45相对于输入数据DAT具有约-0.125UI至约0.125UI(即，约-45度至约45度)的相位差(或者约0UI至约0.125UI及约0.875UI至约1UI般锁定点NLP被锁定。然而，在第二时钟信号CK45相对于输入数据DAT具有约0.125的附图标记430所示，当多速率相位检测器120以与第二数据速率DR2对应的半速率HALF的附图标记450所示，当多速率相位检测器120以与第三数据速率DR3对应的四分之一速率[0073]然而，在根据本发明的实施例的包括死区校准电路200的时钟数据恢复电路100对应的最终速率进行操作，并且死区校准电路200执行变更在第一死区DZ1及第二死区DZ2内被锁定的多相位时钟信号MPCK的相位据速率DR1、DR2、DR3无关地以全速率FULLRATE作为所述初始速率进行操作。在一实施例中，所述初始区间可以是从开始传送输入数据DAT的时间点到多相位时钟信号MPCK被锁定1Gbps的第一数据速率DR1被接收，还是以约2Gbps的第二数据速率DR2被接收，还是以约4Gbps的第三数据速率DR3被接收无关地，数字块180可以向多速率相位检测器120提供第一时钟信号CK0、第二时钟信号CK45及第三时钟信号CK90对以约1Gbps的第一数据速率DR1接收的输入数据DAT执行所述相位检测，如图7的附图标记530所示地利用第一时钟信号CK0、第二时钟信号CK45及第三时钟信号CK90对以约2Gbps的第二数据速率DR2接收的输入数据DAT执行所述相位检测，如图7的附图标记550所示地利用第一时钟信号CK0、第二时钟信号CK45及第三时钟信号CK90对以约4Gbps的第三数据速率DR3接收的输入数据DAT执行所以在多相位时钟信号MPCK的约0度至约90度的第一相位范围内被锁定。以在提供给压控振荡器160的控制电压VC在预定时间期间具有实质上恒定的电压电平的情[0076]死区校准电路200可以响应于锁定使能信号LOCK_EN确定多速率相位检测器120的电路200可以在输入数据DAT的所述数据速率为第一数据速率DR1的情况下将所述最终速率确定为全速率FULLRATE，在输入数据DAT的所述数据速率为作为第一数据速率DR1的两倍的第二数据速率DR2的情况下将所述最终速率确定为半速率HALFRATE，在输入数据DAT的数据速率为作为第二数据速率DR2的两倍的第三数据速率DR3的情况下将所述最终速率确[0077]在一实施例中，与多相位时钟信号MPCK的一个周期PED对应的多相位时钟信号MPCK的约0度至约360度的相位范围被划分为约0度至约90度的第一相位范围、约90度至约180度的第二相位范围、约180度至约270度的第三相位范围及约270度至约360度的第四相位范围，多相位时钟信号MPCK可以在约0度至约90度的所述第一相位范围内被在所述初始区间中以所述初始速率(例如，全速率FULLRATE)进行操作的多速率相位检测器120所锁定。死区校准电路200可以检测输入数据DAT在约90度至约180度的所述第二相位范围内的第一边沿以及所述输入数据DAT在约180度至约270度的所述第三相位范围内的第二边沿。并且，死区校准电路200可以在未检测到所述第一边沿及所述第二边沿的情况下响应于锁检测到所述第二边沿的情况下响应于锁定使能信号LOCK_EN将所述最终速率确定为半速率将所述最终速率确定为四分之一速率QUARTER[0078]数字块180可以控制多速率相位检测器120以由死区校准电路200确定的所述最终字码DCODE，在所述最终速率被确定为四分之一速率QUARTERRATE的情况下向多速率相位[0079]死区校准电路200可以响应于校准使能信号CAL_EN执行死区校准(DeadZone沿、所述第二边沿及所述第三边沿时判断多相位时钟信号MPCK未在所述死区内未被锁定。在所述死区内被锁定，当未检测到所述第一边沿及所述第三边沿时判断多相位时钟信号的情况下，死区校准电路200可以响应于校准使能信号CAL_EN判断多相位时钟信号MPCK未在所述死区内被锁定。死区校准电路200可以在判断多相位时钟信号MPCK在所述死区内被区校准电路200可以包括边沿检测块210、速率确定块230、死区检测块250及死区电荷泵[0082]边沿检测块210可以检测输入数据DAT在约90度至约180度的所述第二相位范围内的所述第一边沿、输入数据DAT在约180度至约270度的所述第三相位范围内的所述第二边沿以及输入数据DAT在约270度至约360度的所述第四相位221，对第一触发器211的输出信号及第二触发器212的输出信号执行异或运算而检测所述测块210还可包括用于第一触发器211至第四触发器214的所述输出信号的对齐(align)的且响应于具有约225度的相位的第六时钟信号CK225而对第二触发器212的所述输出信号进225度的相位的第六时钟信号CK225而对第二触发器212的所述输出信号进行采样。第八触第六时钟信号CK225而对第三触发器213的所述输出信号进行采样。第九触发器219可以位于第三触发器213与第三异或门223之间，并且响应于具有约315度的相位的第八时钟信号CK315而对第三触发器213的所述输出信号进行采样。第十触发器220可以位于第四触发器[0084]速率确定块230可以基于锁定使能信号LOCK_EN、第一异或门221的所述输出信号信号LOCK_EN选择性地输出第一异或门221的所述输出信号或低电源电压VSS；第二多路复用器232，响应于锁定使能信号LOCK_EN选择性地输出第二异或门222的所述输出信号或低进行采样而生成第一速率检测信号RDS1；以及第十二触发器242，响应于第二多路复用器232的输出信号对高电源电压VDD进行采样而生成第二速率检测信号R[0086]如图9所示，具有低电平的第一速率检测信号RDS1及具有所述低电平的第二速率所述低电平的情况下，数字块180可以控制多速率相位检测器120以与第一数据速率DR1对信号RDS1及具有高电平的第二速率检测信号RDS2可以表示未检测到所述第一边沿而检测高电平的情况下，数字块180可以控制多速率相位检测器120以与第二数据速率DR2对应的RDS1及具有所述高电平的第二速率检测信号RDS2可以表示检测到所述第一边沿及所述第字块180可以控制多速率相位检测器120以与第三数据速率DR3对应的四分之一速率述第二边沿及所述第三边沿判断多相位时钟信号MPCK是否在所述死信号CAL_EN选择性地输出第一异或门221的所述输出信号或低电源电压VSS作为第一校准准使能信号CAL_EN选择性地输出第三异或门223的所述输出信号或低电源电压VSS作为第应于与所述最终速率对应的最终速率信号FRATES选择性地输出全速率校准信号FULL_CAL、半速率校准信号HALF_CAL或低电源电压VSS作为死区检测信号[0089]具有高电平的第一校准信号CAL1可以表示输入数据DAT在约90度至约180度的所DAT在约180度至约270度的所述第三相位范围内具有所述第二边沿，具有所述高电平的第三校准信号CAL3指示输入数据DAT在约270度至约360度的所述第四相位范围内具有所述第二或门262在第一校准信号CAL1及第三校准信号CAL3中的一个以上具有所述高电平时输出所述高电平的半速率校准信号HALF_CAL。并且，第六多路复用器270可以响应于与全速率FULLRATE对应的最终速率信号FRATES而输出全速率校准信号FULL_CAL作为死区检测信号CAL作为死区检测信号DZDS，响应于与四分之一速率QUARTERRATE对应的最终速率信号FRATES输出低电源电压VSS作为死区检测信号DZ检测块250可以在第一校准信号CAL1、第二校准信号CAL2及第三校准信号CAL3全部具有低速率信号FRATES对应于半速率HALFRATE的情况下，死区检测块250可以在第一校准信号准信号CAL1及第三校准信号CAL3中的一个以上具有高电平时输出高电平的死区检测信号块250可以与第一校准信号CAL1、第二校准信号CAL2及第三校准信号CAL3无关地输出低电[0091]死区电荷泵280可以在多相位时钟信号MPCK被判断为在所述死区内被锁定的情况可以在死区检测信号DZDS具有所述低电平的情况下不向环路滤波器150提供附加电荷泵电流IACP，在死区检测信号DZDS具有所述高电平的情况下向环路滤波器150提供附加电荷泵区电荷泵280提供的附加电荷泵电流IACP增加多相位时钟信号M120以半速率HALFRATE被驱动的情况下，即使多相位时钟信号MPCK在约90度至约270度的并且多相位时钟信号MPCK可以在一般锁定点最终速率进行操作，死区校准电路200可以在响应于校准使能信号CAL_EN而判断多相位时响应于多相位时钟信号MPCK对输入数据DAT进行采样而生成的恢复的数据RDAT的错误。并[0095]参照图1及图12，在显示装置的数据驱动器中所包括的时钟数据恢复电路100中，能够以多个速率进行操作的多速率相位检测器120在初始区间以作为所述多个速率中的预时生成锁定使能信号LOCK_EN(S720)。死区校准电路200可以响应于锁定使能信号LOCK_EN[0097]数字块180可以控制多速率相位检测器120以所述最终速率进行操作(S740)。并CAL_EN而判断多相位时钟信号MPCK是否在死区内被锁定(S750)。死区校准电路200可以在多相位时钟信号MPCK在所述死区内被锁定的情况下变更多相位时钟信号MPCK的相位于时钟数据恢复电路100利用多速率相位检测器120，因此时钟数据恢复电路100可以具有[0100]显示面板810可以包括多条数据线、多条栅极线以及连接于所述多条数据线和所[0101]栅极驱动器820可以基于从控制器850接收的栅极控制信号GCTRL而生成栅极信号器820可以被实现为集成在显示面板810的外围部的非晶硅栅极(ASG：AmorphousSiliconGate)驱动器。在另一实施方式中，栅极驱动器820可以被实现为一个以上栅极集成电路[0102]数据驱动器830可以包括从控制器850接收输入数据DAT的时钟数据恢复电路84信号对输入数据DAT进行采样而生成恢复的数据RDAT。在一实施例中，时钟数据恢复电路据信号DS，并通过所述多条数据线向多个像素PX提供与恢复的数据RDAT对应的数据信号述数据驱动器IC可以直接贴装(mounted)在显示面板810上，或者以COF形态连接于显