CN113707605B 半导体器件及其形成方法 （台湾积体电路制造股份有限公司）

US2018175213A1,2018.06.21US2020098643A1,2020.03.262形成电连接至所述半导体结构与所述二维材料层的源极部件与漏在所述二维材料层上方形成栅极结构，并且所述栅极结构介作所述源极部件和所述漏极部件之间的第一沟道和在所述半导体结构上方形成伪栅极堆叠件，并且形成具有在所述源极部件和所述漏极部件的形成之后，去除所及在暴露在所述栅极沟槽内的所述半导体结构上选择性地沉积所述二维材料层分别跨越在所述第一间隔件和所述第二间隔件所述栅极结构包括栅极堆叠件和栅极间隔件层，所述栅极间隔件层极堆叠件的相对侧壁上的所述第一间隔件和所述第二通过外延生长在所述沟槽处形成所述源极部件与所述漏9.根据权利要求1所述的方法，还包括在所述栅极沟槽内的所述二维材料层上形成所3形成包括交替配置的第一半导体层和第二半导体层的半导体堆叠件，形成电连接至所述第二半导体层与所述二维材料层的源极在所述二维材料层上方形成栅极结构，并且所述栅极结构延伸所述第二半导体层跨越在所述源极部件和所述漏在所述源极部件和所述漏极部件的形成之前，在所述构并且形成具有设置在所述伪栅极结构的相对侧壁上的第一栅极间隔件和第二栅极间隔及在所述栅极沟槽中形成栅极堆叠件，并且所述栅极堆叠件跨越16.根据权利要求15所述的方法，其中，所述栅极结构包括栅极堆叠件和栅极间隔件所述第一半导体层的选择性去除包括在伪栅极结构的去除之后穿过栅极沟槽选择性所述栅极沟槽中的介电材料层的沉积包括在所述二维材料层上沉积所述介电材料层4包括在每个所述第二半导体层的顶面和底面所述源极部件和所述漏极部件的所述半导体材料电连接至所述第一沟道层和所述第其中，所述第二沟道层设置在所述第一沟道层内并且在由所5晶体管(FinFET)和多桥沟道(MBC)晶体管是多栅极器件的示例，它们已成为高性能和低泄别用作所述源极部件和所述漏极部件之间的第一沟道6述源极部件和所述漏极部件的所述半导体材料电连接至所述第一沟道层和所述第二沟道[0011]图2示出了根据本发明的一个或多个方面的制造半导体器件的第一方法的流程[0012]图3A至图3H示出了根据本发明的一个或多个方面的在图2中的第一方法的各个制[0013]图4示出了根据本发明的一个或多个方面的制造半导体器件的第二方法的流程[0014]图5A至图5H示出了根据本发明的一个或多个方面的在图4中的第二方法的各个制[0015]图6示出了根据本发明的一个或多个方面的制造半导体器件的第三方法的流程[0016]图7A至图7O示出了根据本发明的一个或多个方面的在图6中的第三方法的各个制[0017]图8示出了根据本发明的一个或多个方面的制造半导体器件的第四方法的流程[0018]图9A至图9N示出了根据本发明的一个或多个方面的在图8中的第四方法的各个制[0019]图10示出了根据本发明的一个或多个方面的制造半导体器件的第五方法的流程[0020]图11A至图11P示出了根据本发明的一个或多个方面的在图10中的第五方法的各[0021]图12示出了根据本发明的一个或多个方面的制造半导体器件的第六方法的流程[0022]图13A至图13O示出了根据本发明的一个或多个方面的在图12中的第六方法的各[0023]图14示出了根据本发明的一个或多个方面的制造半导体器件的第七方法的流程7[0024]图15A至图15N示出了根据本发明的一个或多个方面的在图14中的第七方法的各[0025]图16示出了根据本发明的一个或多个方面的制造半导体器件的第八方法的流程[0026]图17A至图17P示出了根据本发明的一个或多个方面的在图16中的第八方法的各[0027]图18示出了根据本发明的一个或多个方面的制造半导体器件的第九方法的流程[0028]图19A至图19L示出了根据本发明的一个或多个方面的在图18中的第九方法的各考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的个实施例或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空栅极器件的示例包括具有鳍结构的鳍式场效应晶体管(FinFET)和具有多个沟道构件的MBC8族半导体或II-VI族半导体形成的第一沟道层和由二维(2D)材料形成的第二沟道层。第二砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、磷化镓铟(GaInP)和砷化铟镓[0036]图1中的半导体器件100包括一个或多个沟道构件(104，未在图1中示出，但在图方。沿着Y方向(垂直于X方向)延伸的栅极结构设置在沟道区域104C上方的沟道构件上方。于界面层112上方的高k介电层114和位于高k介电层114上方的栅电极116。在一些实施例[0037]隔离部件106也可以称为浅沟槽隔离(STI)部件106。隔离部件106可以包括氧化110的高k介电层114可以包括高k介电材料，高k介电材料的介电材料的介电常数大于二氧9以具有在约5nm与约30nm之间的厚度。栅极堆叠件110的栅电极116可以包括单层或可选地[0039]取决于半导体器件100是FinFET还是MBC晶体管，沟道构件可以由衬底102单独形[0041]图2图示了用于制造FinFET的第一方法200的流程图。参考图2和图3A，第一方法可以包括石墨烯、硫化钨(WS2)、碲化钨(WTe2)、硒化钨(WSe2)、硫化钼(MoS2)、碲化钼(MoTe2响带隙并且因此影响带对准。本发明设想使用电子限制和掺杂来调节带隙以实现鳍结构n型掺杂剂(诸如磷(P))或p型掺杂剂(诸如硼(B))掺杂鳍结构103来实现鳍结构103和二维同的材料形成，二维材料层1000不仅沉积在鳍结构103的顶面和侧壁上，而且沉积在衬底离部件106可以包括电介质材料，诸如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃是可以在框206处形成隔离部件106与框210处形成源极和漏极部件108之间执行伪栅极结可以包括通过沉积栅极间隔件层118在伪栅极堆叠件1002的侧壁上形成栅极间隔件层118，诸如氧化硅的介电层和诸如多晶硅层的伪栅电108包括掺杂有磷或砷的硅以用于n型FET或掺杂有硼的硅锗以用于p型FET。稍后将根据各件层118下方的二维材料层1000的部分以形成轻掺杂源极/漏极(LDD)部件1010，可以通过在伪栅电极1004的形成和栅极间隔件层118的形成之间实施的离子注入工艺形成LDD部件有在约5nm与约30nm之间的厚度。栅极堆叠件110的栅电极116可以包括单层或可选的多层其他合适的金属材料或它103中形成的沟道不与二维材料层1000中形成的沟道相互作用。这是由于二维材料层1000100可以称为双沟道晶体管(DCT)、双沟道场效应晶体管(DCFET)或双模态场效应晶体管(DMFET)。因为在鳍结构103中形成的沟道和二维材料层1000中形成的沟道中允许电流流[0049]栅极堆叠件110的形成可以包括栅极替换，其中去除伪栅极堆叠件并且由栅极堆层以及去除伪栅极堆叠件。伪栅极堆叠件的去除留下了由栅极间隔件层118限定的栅极沟在沉积之后的CMP工艺以将栅极材料填充到栅极沟槽中。CMP工艺去除沉积在ILD层上的过[0050]现在参考图2和图3G，第一方法200包括执行进一步工艺的框214。在一些实施例和漏极部件108。选择性蚀刻工艺还可以包括选择性地氧化硅锗层和选择性地蚀刻氧化的极长度小于15nm的缩放场效应晶体管。在一些实施例中，介电层1008包括范围在10nm和题.可以包括石墨烯、硫化钨(WS2)、碲化钨(WTe2)、硒化钨(WSe2)、硫化钼(MoS2)、碲化钼(MoTe2[0056]在一些实施例中，通过其他合适的工艺在沟道区域104C中形成二维材料层100通过光刻工艺和蚀刻在工件100上形成图案化的掩模。图案化的掩模包括与沟道区域104C是可以在框306处形成二维材料层1000与框310处形成源极和漏极部件108之间执行伪栅极选择性地沉积半导体材料层1012，使得半导体材料层1012选择性地生长在鳍结构103的表[0058]如图5D所示，在采用后栅极工艺(其中形成栅电极以替换伪栅极堆叠件的伪栅电极)的一些实施例中，伪栅极堆叠件1002可以包括界面层112、高k介电层114和伪栅电极[0059]框308还可以包括通过合适的方法(诸如离子注入)在半导体材料层1012中形成侧壁上形成栅极间隔件层118，以及通过各向异性蚀刻(诸如等离子体蚀刻)回蚀刻栅极间极/漏极部件108包括掺杂有磷或砷的硅以用于n型FET或掺杂有硼的硅锗以用于p型和二维材料层1000提供两个独立的沟道，这两个独立的沟道可以由相同的栅极堆叠件110蚀刻工艺还可以包括选择性地氧化硅锗层和选择性地蚀刻氧化的硅锗层。在可选实施例沟道构件104仅包括作为单沟道的二维材料层1000，而介电层1008下方的体半导体被抑制[0066]也可以使用如图6中所示的第三方法400的方法来形成半导体器件100。参考图6、衬底102和隔离部件106之间没有设置二维材料件106上沉积二维材料层1000。在一些实施例中，框406处的沉积对鳍结构103不是选择性(MoS2以进一步图案化二维材料层1000，使得去除设置在隔离部件106上的二维材料层1000的部栅极结构包括伪栅极堆叠件1002和栅极间隔件层118。伪栅极结构的形成包括在沟道构件堆叠件1102可以包括诸如氧化硅的介电层和诸如多晶硅层的伪栅电极1[0071]框408还可以包括通过合适的方法(诸如离子注入)在二维材料层1000中形成LDD侧壁上形成栅极间隔件层118，以及通过各向异性蚀刻(诸如等离子体蚀刻)回蚀刻栅极间[0073]参考图6和图7H，第三方法400包括框410以图案化鳍结构103以在源极/漏极区域是因为二维材料层1000具有有限的厚度并且与源极/漏极部件的接触面积减小。在一些实堆叠件110。由于上面已经关于第一方法200的框212描述了栅极堆叠件110的组分和形成，图7K中的栅极堆叠件110设置在包括二维材料层1000和鳍结构103的沟道构件104上方。鳍结构103和二维材料层1000提供两个独立的沟道，这两个独立的沟道可以由相同的栅极堆底102和隔离部件106之间没有设置二维件1102可以包括诸如氧化硅的介电层和诸如多晶硅层的伪栅电极1上形成栅极间隔件层118，以及通过各向异性蚀刻(诸如等离子体蚀刻)回蚀刻栅极间隔件[0083]参考图8和图9E，第四方法500包括框508以图案化鳍结构103以在源极/漏极区域并且可以使用图案化的掩模作为蚀刻掩模。伪栅极结构在图案化工艺期间也用作蚀刻掩部件108包括掺杂有磷或砷的硅以用于n型FET或掺杂有硼的硅锗以用于p型FET。如图9F所[0085]参考图8和图9G，第四方法500包括框512，其中通过蚀刻工艺去除伪栅极堆叠件[0087]框514处的操作还包括通过合适的方法(诸如选择性沉积)在鳍结构103的凹槽1026中沉积二维材料层1000。选择性沉积将二维材料层1000选择性地沉积在鳍结构103的上填充在凹槽1026中并且在凹进工艺之前达到鳍结构103的基本上相同的高度。在一些实极116、栅极电介质1024和二维材料层1000中的每个沿着X方向跨越在栅极间隔件层118的极间隔件层118与源极和漏极部件108的侧壁限定。栅极堆叠件110的形成包括沉积栅极电和漏极部件108具有与栅极堆叠件110的顶面共面的顶面。由于上面已经关于第一方法200料层1000和鳍结构103的沟道构件104上方。鳍结构103和二维材料层1000提供两个独立的的半导体器件100是DCFET。因为在鳍结构103中形成的沟道和在二维材料层1000中形成的沟道中允许电流流动，所以与在沟道区域中不具有二维材料层1000的类似半导体器件相[0090]现在参考图8和图9K，第四方法500包括执行进一步工艺的框518。在一些实施例[0092]当图1中的半导体器件100是MBC晶体管时，还可以使用如图10中所示的第五方法坦化毯式沉积的介电材料。如图11C所示，然后将平坦化的介电材料选择性地凹进或回蚀伪栅极结构包括伪栅极堆叠件1002和栅极间隔件层118。伪栅极结构的形成包括在鳍结构堆叠件1102可以包括诸如氧化硅的介电层和诸如多晶硅层的伪[0097]如图11E所示，框608还包括通过沉积栅极间隔件层118在伪栅极堆叠件1002的侧壁上形成栅极间隔件层118，以及通过各向异性蚀刻(诸如等离子体蚀刻)回蚀刻栅极间隔栅极间隔件层118。栅极沟槽1022由源极和漏极部件108限定并且跨越在源极和漏极部件可以包括使用选择性各向同性蚀刻工艺(例如，选择性干蚀刻工艺或选择性湿蚀刻工艺)。穿过栅极沟槽1022在第二半导体层126的表面上形成二维材料层1000。由于已经在上文关导体层126的顶面和底面上的二维材料层作内部间隔件(第二半导体层126之间的部分)和栅极间隔件(顶部的一个第二半导体层126和位于界面层112上方的高k介电层114。由于已经在上面关于第一方法200的框210描述了构件104中的沟道层126用作第一沟道层，而每个沟道构件104中的二维材料层1000用作第沿着虚线PP9的图11N中的半导体器件100的截面图。特别地，栅极电介质1024包括界面层一半导体层124和第二半导体层126。在一些实施例中，第一半导体层124可以称为牺牲层使得仅基底部分104B设置在隔离部件106中。隔离部件106与基底部分104B的侧壁和衬底伪栅极结构包括伪栅极堆叠件1002和栅极间隔件层118。伪栅极结构的形成包括在鳍结构框708还包括通过沉积栅极间隔件层118在伪栅极堆叠件1002的侧壁上形成栅极间隔件层1002和栅极间隔件层118设置在第一堆叠件1100上并且与第一堆叠件可以包括使用选择性各向同性蚀刻工艺(例如，选择性干蚀刻工艺或选择性湿蚀刻工艺)。穿过栅极沟槽1022在第二半导体层126的表面上形成二维材料层1000。由于已经在上文关的二维材料层1000沿着X方向跨越在内部间隔件130之间并且不延伸至内部间隔件130和第和位于界面层112上方的高k介电层114。由于已经在上面关于第一方法200的框210描述了电层114和栅电极116的详细描述。可以使用CVD或ALD在沟道构件104周围顺序沉积包括界中的半导体器件100是DCFET。因为在形成在沟道层126中的沟道和形成在二维材料层1000沿着虚线OO9的图13M中的半导体器件100的截面图。特别地，栅极电介质1024包括界面层[0121]半导体器件100也可以使用如图14中所示的第七方法800的方法形成。在方法800二维材料层1000之间的第二半导体层126，并且相邻的二维材料层1000通过第一半导体层124间隔开。在一些实施例中，第一半导体层124可以称为牺牲层124并且可以包括硅锗2伪栅极结构包括伪栅极堆叠件1002和栅极间隔件层118。伪栅极结构的形成包括在鳍结构例中，伪栅极堆叠件1102可以包括诸如氧化硅的介电层和诸如多晶硅层的伪栅电极1004。如图15E所示，框808还包括通过沉积栅极间隔件层118在伪栅极堆叠件1002的侧壁上形成栅极间隔件层118，以及通过各向异性蚀刻(诸如等离子体蚀刻)回蚀刻栅极间隔件层118。伪栅极堆叠件1002和栅极间隔件层118设置在第二堆叠件1200上并且与第二堆叠件1200直极区域104SD内形成沟槽1020。伪栅极结构在图案化工艺期间也用作蚀刻掩模，使得沟槽可以包括使用选择性各向同性蚀刻工艺(例如，选择性干蚀刻工艺或选择性湿蚀刻工艺)。和位于界面层112上方的高k介电层114。由于已经在上面关于第一方法200的框210描述了介电层114和栅电极116的详细描述。可以使用CVD或ALD在沟道构件104周围顺序沉积包括中的半导体器件100是DCFET。因为在形成在沟道层126中的沟道和形成在二维材料层1000沿着虚线NN9的图15L中的半导体器件100的截面图。特别地，栅极电介质1024包括界面层[0133]半导体器件100也可以使用如图16中所示的第八方法900的方法形成。在方法900碲化钼(MoTe2伪栅极结构包括伪栅极堆叠件1002和栅极间隔件层118。伪栅极结构的形成包括在鳍结构图17E所示，框908还包括通过沉积栅极间隔件层118在伪栅极堆叠件1002的侧壁上形成栅栅极堆叠件1002和栅极间隔件层118设置在第二堆叠件1200上并且与第二堆叠件1200直接极区域104SD内形成沟槽1020。伪栅极结构在图案化工艺期间也用作蚀刻掩模，使得沟槽形成底切。蚀刻工艺使用蚀刻剂来选择性地蚀刻第二半导体层126和二维材料层1000。注意，横向凹进设计为横向凹进沟道构件104而不是牺牲层(第一半导体层124)。如图17H所具有一定分压的含硅气体和含掺杂剂气体的前体以实现LDD部件1010的预期掺杂浓度，预槽1022由源极和漏极部件108限定并且跨越在源极和漏极可以包括使用选择性各向同性蚀刻工艺(例如，选择性干蚀刻工艺或选择性湿蚀刻工艺)。堆叠件1200之上的部分称为栅极间隔件。间隔件层132的形成可以包括在栅极沟槽中沉积和位于界面层112上方的高k介电层114。由于已经在上面关于第一方法200的框210描述了介电层114和栅电极116的详细描述。可以使用CVD或ALD在沟道构件104周围顺序沉积包括17L中的半导体器件100是DCFET。因为在形成在沟道层126中的沟道和形成在二维材料层[0146]半导体器件100也可以使用如图18中所示的第九方法930的方法形成。方法930类牺牲层是通过选择性外延生长沉积的硅锗层124。第九方法930还包括在框410处图案化鳍结构以在源极/漏极区域104SD中形成沟槽和在框412处形成源极和漏特征108之间实施的108的接触面积并且由于从S/D部件到二维材料层1000的沟道的改进的电流扩散(更少的电的图案化以在所述源极/漏极区域中形成所述沟槽之后，穿过所述沟槽用介电层替换所述材料层，使得所述二维材料层分别跨越在所述第一间隔件和所述第二间隔件的内侧之间，还包括在所述栅极沟槽内的所述二维材料层上形成所述栅极结导体中的一种；并且所述二维材料层包括石墨烯、硫化钨(WS2)、碲化钨(WTe2)、硒化钨去除包括在所述伪栅极结构的去除之后，穿过所述栅极沟槽选择性去除所述第一半导体去除包括在所述伪栅极结构的去除之后，穿过所述栅极沟槽选择性去除所述第一半导体源极部件的侧壁上形成第一栅极间隔件并且在所述漏极部件的侧壁上形成第二栅极间隔去除包括在所述伪栅极结构的去除之后，穿过所述栅极沟槽选择性去除所述第一半导体源极部件的侧壁上形成第一栅极间隔件并且在所述漏极部件的侧壁上形成第二栅极间隔维材料层上沉积所述介电材料层以包裹每个所述第二半去除包括在所述伪栅极结构的去除之后，穿过所述栅极沟槽选择性去除所述第一半导体源极部件的侧壁上形成第一栅极间隔件并且在所述漏极部件的侧壁上形成第二栅极间隔所述第二半导体层的顶面和底面上沉积所述二(MoS2[0169]前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该