2025年自考计算机系统结构试题及答案解析

2025年自考计算机系统结构试题及答案解析一、单项选择题（本大题共15小题，每小题1分，共15分）在每小题列出的四个备选项中只有一个是符合题目要求的，请将其选出。1.在计算机系统结构分类中，Flynn分类法主要依据的是（）A.指令流和执行流B.数据流和控制流C.指令流和数据流D.控制流和执行流2.下列哪种技术不属于提高指令级并行性的硬件技术？（）A.超标量技术B.超长指令字技术C.超线程技术D.动态流水线调度3.在Cache的地址映射方式中，冲突命中率最低的是（）A.直接映射B.全相联映射C.组相联映射D.段相联映射4.虚拟存储器主要是为了解决（）A.主存容量不足的问题B.主存速度不足的问题C.辅存容量不足的问题D.主存和CPU速度不匹配的问题5.在I/O系统中，通道程序是由（）执行的。A.操作系统B.通道处理器C.中央处理器D.I/O设备控制器6.下列寻址方式中，执行速度最快的是（）A.立即寻址B.直接寻址C.寄存器间接寻址D.变址寻址7.采用“按序发射、按序完成”策略的超标量处理器，对以下哪种相关性的处理最简单？（）A.结构相关B.数据相关C.控制相关D.名相关8.在互连网络中，网络直径最小的是（）A.环形网络B.网格网络C.超立方体网络D.全连接网络9.下列对RISC（精简指令集计算机）特点描述错误的是（）A.指令格式规整，寻址方式简单B.采用硬连线控制器为主C.指令周期大部分在一个机器周期内完成D.编译器优化负担较轻10.多处理机系统中，实现进程间同步的主要机制是（）A.消息传递B.共享变量C.通道通信D.中断系统11.在磁盘阵列RAID技术中，RAID0级别主要提供（）A.数据冗余和容错B.并行读写提高速度C.奇偶校验容错D.镜像备份12.下列指标中，主要用于衡量流水线吞吐率的是（）A.加速比B.效率C.单位时间内执行的指令数D.流水线深度13.在指令系统中，CISC（复杂指令集计算机）设计思想的主要动机不包括（）A.缩小机器语言与高级语言的语义差距B.减少程序目标代码的大小C.降低编译器的设计复杂度D.提高指令的执行速度14.在总线仲裁中，链式查询方式的缺点是（）A.对电路故障敏感B.仲裁速度慢C.优先级固定不可改变D.控制线数量多15.向量处理机中，采用链接技术的主要目的是（）A.减少向量指令的条数B.提高向量功能部件的利用率C.降低向量寄存器的压力D.实现向量循环的展开二、多项选择题（本大题共5小题，每小题2分，共10分）在每小题列出的五个备选项中至少有两个是符合题目要求的，请将其选出，错选、多选、少选或未选均无分。16.下列属于计算机系统结构研究范畴的有（）A.指令系统的设计B.主存速度的确定C.数据通路的宽度D.是否设置乘法指令E.逻辑电路的设计与实现17.影响流水线性能的主要因素有（）A.结构相关B.数据相关C.控制相关D.指令相关E.时间相关18.在存储体系中，下列哪些方法可以提高Cache的命中率？（）A.增大Cache容量B.提高主存速度C.改进替换算法D.增加Cache块大小E.采用多体交叉主存19.下列对于对称式多处理机（SMP）特点的描述，正确的有（）A.各处理器功能相同，地位平等B.共享统一的主存储器C.通过共享变量进行通信D.通常采用总线或交叉开关互连E.操作系统只运行在一个主处理器上20.在输入输出控制方式中，需要CPU介入进行数据传送的有（）A.程序查询方式B.程序中断方式C.DMA方式D.通道方式E.I/O处理机方式三、填空题（本大题共10小题，每小题1分，共10分）21.Amdahl定律表明，系统的加速比取决于可改进部分所占的比例和该部分性能提高的______。22.在指令流水线中，由于条件转移指令引起的流水线停顿被称为______冒险。23.虚拟地址到主存实地址的变换是由______机构完成的。24.在总线标准中，PCI总线属于______总线。25.多处理机的并行性主要存在于______层次，开发难度较大。26.根据指令流和数据流的多倍性，单指令流多数据流计算机的英文缩写是______。27.在磁盘存储器的数据记录格式中，每个扇区开始处的标志信息称为______。28.在数据表示中，为了支持向量和矩阵运算而引入的数据表示称为______。29.在互连函数表示中，交换函数（Exchange）通常用符号______表示。30.在超标量处理器中，通过硬件动态检测指令间的相关性并调度执行的技术称为______。四、简答题（本大题共5小题，每小题5分，共25分）31.简述冯·诺依曼体系结构的主要特点。32.什么是存储系统的层次结构？采用层次结构的主要目标是什么？33.简述RISC技术的基本思想。34.解释指令流水线中的“数据相关”并列举两种主要的解决技术。35.比较说明消息传递机制与共享存储机制在多处理机通信中的主要区别。五、应用题（本大题共4小题，每小题10分，共40分）36.假设某程序在一台计算机上运行需要100秒，其中80秒用于执行浮点乘法操作。现采用两种方案改进浮点乘法部件：方案A：将浮点乘法速度提升为原来的5倍。方案B：将浮点乘法速度提升为原来的20倍。请根据Amdahl定律分别计算两种方案下系统所能获得的总体加速比。并分析计算结果说明了什么原理。37.有一个Cache-主存存储层次，主存容量为1MB，Cache容量为8KB，每块大小为128B。（1）若采用直接映射方式，请计算主存地址字段中，区号（Tag）、组号（Index）和块内地址（Offset）各占多少位？（2）若采用4路组相联映射方式，上述地址字段的位数又将如何分配？38.有一条4段流水线，各段执行时间分别为Δt，2Δt，Δt，Δt。（1）画出该流水线连续处理5个任务的时空图。（2）计算该流水线的实际吞吐率、加速比和效率。39.在一个多处理机系统中，有4个处理器P1，P2，P3，P4，采用超立方体互连网络连接。（1）请画出该4处理器超立方体网络的拓扑结构图。（2）若处理器P1（地址00）需要向处理器P3（地址10）发送数据，请写出可能经过的一条最短路径。（3）说明超立方体网络的主要优点。参考答案及解析一、单项选择题1.C【解析】Flynn分类法根据指令流和数据流的多倍性对计算机系统进行分类，分为SISD、SIMD、MISD、MIMD四类。2.C【解析】超线程技术是Intel提出的一种同步多线程技术，主要目的是提高处理器核心的利用率，属于线程级并行技术，而非指令级并行技术。超标量、超长指令字和动态流水线调度都是典型的提高指令级并行的硬件技术。3.B【解析】全相联映射方式中，主存中的任一块可以装入Cache中的任一行，因此发生冲突（即块冲突）的可能性最小，冲突命中率最低。直接映射冲突率最高，组相联映射介于两者之间。4.A【解析】虚拟存储器通过软硬件结合，将主存和辅存统一编址，形成一个远大于实际主存容量的虚拟地址空间，从而解决主存容量不足无法容纳大型程序或数据的问题。5.B【解析】通道是一个具有特殊功能的处理器，它有自己的指令系统（通道命令字CCW），可以执行由通道命令字编写的通道程序，独立管理I/O操作，从而将CPU从繁琐的I/O控制中解放出来。6.A【解析】立即寻址的操作数直接包含在指令中，在取指阶段即可获得，无需额外的访存或计算地址周期，因此执行速度最快。7.A【解析】“按序发射、按序完成”策略能自然地保持指令间的原始顺序，对于控制相关（如转移指令）的处理相对简单，因为后续指令的发射依赖于前面转移指令的结果，顺序执行可以避免复杂的预测和恢复机制。但对于数据相关，仍需通过旁路或停顿来解决。8.D【解析】网络直径是指网络中任意两个节点之间最短路径的最大长度。全连接网络中任意两个节点都直接相连，距离均为1，故直径最小（为1）。环形网络直径为N/2，网格网络直径较大，超立方体网络直径为log2N。9.D【解析】RISC的设计特点包括：指令格式规整、寻址方式简单；采用硬布线控制为主，追求高速；单周期执行简单指令；采用加载/存储结构。正因为指令简单，为了达到高性能，需要编译器进行大量优化（如指令调度、寄存器分配等），因此编译器优化负担较重，而不是较轻。10.B【解析】多处理机系统中，多个处理器共享物理内存，因此进程间通信最自然的方式是通过读写共享存储器中的变量（共享变量）来实现。同步操作（如锁、信号量）也是通过对共享变量的原子操作来实现的。11.B【解析】RAID0将数据条带化分布across多个磁盘，可以实现并行读写，从而显著提高数据传输率，但它没有提供任何数据冗余或容错能力，一块磁盘失效将导致所有数据丢失。12.C【解析】吞吐率是指单位时间内流水线所完成的任务数或输出结果的数量，对于指令流水线，即单位时间内执行的指令数。加速比是流水线速度与等效顺序执行速度之比。效率是流水线设备的利用率。13.D【解析】CISC设计的主要动机包括：通过复杂指令缩小语义差距、减少程序占用空间、降低编译器设计难度。但复杂指令往往导致执行周期长，控制逻辑复杂，难以提高单条指令的执行速度。提高执行速度恰恰是RISC的主要目标之一。14.C【解析】链式查询方式（菊花链方式）中，设备的优先级由其在线路上的物理位置决定，离总线仲裁器越近优先级越高。这种优先级是固定的，无法通过软件动态改变，缺乏灵活性。15.B【解析】向量链接技术是指当一条向量指令的结果寄存器是下一条向量指令的源寄存器时，在结果分量尚未完全写入结果寄存器之前，就允许下一条指令使用这些结果分量。这可以将多个功能部件“链接”起来形成一个长流水线，提高功能部件的利用率，缩短程序执行时间。二、多项选择题16.A，C，D【解析】计算机系统结构是机器语言程序员或编译程序编写者所看到的计算机属性，即概念性结构和功能特性。主要包括：数据表示、寻址方式、寄存器组织、指令系统、中断系统、存储系统、I/O机制等。主存速度的确定属于计算机组成，逻辑电路的设计与实现属于计算机实现。17.A，B，C【解析】影响流水线性能、导致流水线停顿（流水线冒险）的主要因素是三种相关：结构相关（资源冲突）、数据相关（数据冲突）和控制相关（控制冲突）。指令相关和时间相关不是标准术语。18.A，C，D【解析】提高Cache命中率的方法包括：增大Cache容量（降低容量失效）、改进替换算法（降低冲突失效）、适当增加块大小（利用空间局部性，降低强制性失效）。提高主存速度不影响命中率，只影响缺失损失时间。多体交叉主存主要用于提高主存带宽，对Cache命中率无直接影响。19.A，B，C，D【解析】对称式多处理机（SMP）的特点包括：多个同构处理器；共享统一的主存和I/O设备；通过读写共享变量进行通信；硬件上通过总线、交叉开关等互连；由一个操作系统实例统一管理所有处理器和资源，所有处理器均可运行操作系统内核。因此E选项错误。20.A，B【解析】程序查询方式和程序中断方式下，每个数据的传输都需要CPU的主动介入（查询状态或执行中断服务程序）。DMA方式、通道方式和I/O处理机方式下，数据传输由专门的硬件控制器管理，CPU只需在传输开始和结束时介入，传输过程中CPU可执行其他任务。三、填空题21.倍数22.控制23.地址变换（或动态地址转换DAT）24.系统（或局部）25.任务或进程26.SIMD27.扇区标识（ID）28.向量数据表示29.E30.动态指令调度（或乱序执行）四、简答题31.（1）计算机由运算器、控制器、存储器、输入设备和输出设备五大部件组成。（2）指令和数据以二进制形式不加区别地存放在存储器中，地址码指示其位置。（3）指令在存储器中按执行顺序存放，由指令计数器（PC）指明待执行指令的地址。（4）指令由操作码和地址码组成，操作码指明操作性质，地址码指明操作数地址。（5）以运算器为中心，数据传送都经过运算器。32.存储系统的层次结构是指将不同速度、容量、成本的存储器通过软硬件技术组织成一个统一的整体，使其在外部表现为一个速度接近最快存储器、容量接近最大存储器、成本接近最便宜存储器的系统。主要目标：解决存储器速度、容量、成本三者之间的矛盾。在合理的成本下，提供尽可能高的访问速度和尽可能大的存储容量。33.RISC（精简指令集计算机）技术的基本思想是：（1）简化指令功能，只保留使用频率高的简单指令，复杂功能由简单指令组合实现。（2）指令格式规整，长度固定，寻址方式简单，便于指令流水线的实现。（3）采用加载/存储结构，只有load/store指令可以访问存储器，运算指令的操作数均来自寄存器，结果也写回寄存器。（4）采用大量通用寄存器，以减少访存次数。（5）采用硬连线控制器为主，使简单指令能在一个机器周期内完成。（6）强调编译优化技术，以弥补指令简单带来的代码膨胀问题。34.数据相关：在流水线中，后续指令需要用到前面指令的执行结果，而这个结果尚未产生或未写入指定位置时，就发生了数据相关。它使得后续指令无法继续执行，导致流水线停顿。两种主要解决技术：（1）旁路技术（或定向技术、短路技术）：将前面指令的执行结果直接旁路到后面需要该结果的指令的输入端，无需等待结果写回寄存器。这是解决数据相关最常用、最有效的硬件技术。（2）流水线调度（或指令调度）：由编译器在编译时重新安排指令顺序，在保证程序逻辑正确的前提下，将无关指令插入到相关指令之间，以避免流水线停顿。这是一种软件解决方案。35.（1）通信方式：共享存储机制通过处理器间共享的物理内存进行通信，通信的发起方将数据写入共享变量，接收方从共享变量读取。消息传递机制则通过处理器间显式地发送和接收消息包（包含数据和地址/标识）来进行通信，没有共享的地址空间。（2）硬件支持：共享存储需要硬件支持全局统一地址空间和高速的缓存一致性协议。消息传递对硬件要求相对简单，主要需要高效的点对点通信网络。（3）编程模型：共享存储编程相对直观，类似于单机多线程编程，但需要注意同步问题。消息传递编程（如MPI）需要显式地划分数据和控制通信，编程复杂度较高，但逻辑清晰。（4）可扩展性：大规模系统上，维护缓存一致性的开销巨大，因此共享存储的可扩展性通常不如消息传递机制。消息传递机制在大规模并行计算中应用更广泛。五、应用题36.已知：总时间T0=100秒，可改进部分（浮点乘法）时间Fe=80秒，则不可改进部分时间=10080=20秒。可改进部分比例Fe=80/100=0.8不可改进部分比例=10.8=0.2根据Amdahl定律：系统加速比Sp=1/((1Fe)+Fe/Se)，其中Se为可改进部分加速比。方案A：Se=5Sp_A=1/(0.2+0.8/5)=1/(0.2+0.16)=1/0.36≈2.78方案B：Se=20Sp_B=1/(0.2+0.8/20)=1/(0.2+0.04)=1/0.24≈4.17分析：方案B将浮点乘法速度提升了20倍，是方案A（5倍）的4倍，但总体加速比仅从2.78提高到4.17，提升幅度远小于局部性能提升幅度。这说明Amdahl定律的核心思想：系统性能提升受限于系统中不可改进部分的比例。当局部加速比足够大后，系统总体加速比主要取决于不可改进部分（20%），存在上限1/(1-Fe)=1/0.2=5。因此，单纯无限提高某个部分性能对整体收益有限，必须考虑系统的均衡改进。37.已知：主存容量1MB=2^20B，地址线20位。Cache容量8KB=2^13B。块大小128B=2^7B。（1）直接映射：块内地址Offset位数：因块大小128B，故Offset=log2(128)=7位。Cache行数=Cache容量/块大小=8KB/128B=64行=2^6行。组号（行号）Index位数=log2(64)=6位。区号Tag位数=主存地址位数Index位数Offset位数=2067=7位。（2）4路组相联映射：组数=Cache行数/路数=64/4=16组=2^4组。组号Index位数=log2(16)=4位。块内地址Offset位数不变，仍为7位。区号Tag位数=2047=9位。38.（1）时空图：横轴为时间，纵轴为流水段（S1，S2，S3，S4）。假设各段执行时间为：S1=Δt，S2=2Δt，S3=Δt，S4=Δt。任务1在t0开始进入S1，Δt后进入S2（持续2Δt），同时任务2进入S1。需注意S2段时间较长。连续处理5个任务。时空图应清晰显示任务在各段的流动情况，由于S2段较长，后续任务在S1段完成后需等待S2段空闲才能流入，形成“瓶颈”。（图略，描述要点）（2）计算：设流水线周期为最长段执行时间：Δt_max=2Δt。处理5个任务，顺序执行时间：T_seq=5(Δt+2Δt+Δt+Δt)=55Δt=25Δt。处理5个任务，顺序执行时间：T_seq=5(Δt+2Δt+Δt+Δt)=55Δt=25Δt。流水线执行时间：T_pipe=建立时间+(任务数-1)周期=(Δt+2Δt+Δt+Δt)+(5-1)2Δt=5Δt+8Δt=13Δt。流水线执行时间：T_pipe=