南开大学2025年9月《计算机原理》作业考核试题及答案

南开大学2025年9月《计算机原理》作业考核试题及答案一、单项选择题（每题2分，共20分）1.在计算机系统中，以下哪个部件负责解释和执行指令？A.存储器B.输入/输出设备C.中央处理器（CPU）D.总线2.若某机器字长为16位，采用补码表示，则其表示的有符号整数范围是：A.-32768~+32767B.-32767~+32767C.-65536~+65535D.-32768~+327683.在存储系统中，位于CPU和主存之间，用于缓解速度矛盾的存储器是：A.寄存器B.高速缓存（Cache）C.闪存（FlashMemory）D.磁盘4.下列寻址方式中，操作数直接包含在指令中的是：A.立即寻址B.直接寻址C.寄存器间接寻址D.变址寻址5.在微程序控制器中，控制存储器（CM）存储的是：A.用户程序B.微程序C.操作系统内核D.中断服务程序6.总线的带宽定义为：A.总线能够同时传输的数据位数B.总线每秒能够传输的最大数据量C.总线的工作时钟频率D.总线的物理长度7.下列I/O控制方式中，完全由程序实现数据传送的是：A.程序查询方式B.中断方式C.DMA方式D.通道方式8.在虚拟存储系统中，主要的硬件支持机制是：A.中断系统B.直接存储器存取（DMA）C.存储管理单元（MMU）D.输入输出处理器（IOP）9.某SRAM芯片容量为64K×8位，除电源和接地端外，其地址线和数据线引脚的最小数目为：A.16条地址线，8条数据线B.17条地址线，8条数据线C.16条地址线，9条数据线D.17条地址线，9条数据线10.RISC（精简指令集计算机）的设计思想不包括：A.指令长度固定B.寻址方式种类丰富C.采用Load/Store结构D.大多数指令在一个时钟周期内完成二、多项选择题（每题3分，共15分，多选、少选、错选均不得分）1.下列属于计算机系统总线标准的有：A.ISAB.PCIExpressC.USBD.SATAE.HDMI2.影响高速缓存（Cache）命中率的因素包括：A.主存的存取速度B.Cache的容量C.Cache的组织方式（如直接映射、组相联）D.替换算法（如LRU、FIFO）E.程序的局部性3.流水线技术中可能引起流水线阻塞（Hazard）的情况有：A.结构冒险（StructuralHazard）B.数据冒险（DataHazard）C.控制冒险（ControlHazard）D.电源冒险（PowerHazard）E.温度冒险（ThermalHazard）4.关于中断处理过程，以下描述正确的有：A.关中断是为了保护现场不被新的中断打扰B.中断向量表存储的是各中断源的中断服务程序入口地址C.DMA请求的优先级通常高于一般外设中断D.中断返回指令会恢复之前保存的程序状态字和程序计数器E.所有中断都必须由CPU通过执行程序来响应和处理5.在浮点数表示格式（IEEE754标准单精度）中，以下说法正确的有：A.符号位占1位B.阶码部分采用移码表示C.尾数部分采用原码表示，且隐含最高位1D.阶码的真值等于移码表示的数值减去一个固定的偏移量（127）E.全0阶码全0尾数表示数值0三、填空题（每空1分，共15分）1.冯·诺依曼计算机体系结构的核心特征是______和______。2.将十进制数-47转换为8位二进制补码表示，其结果为______（二进制）。3.已知[X]补=10110101，则其真值X=______（十进制）。4.动态存储器（DRAM）需要定期______以保持数据不丢失。5.指令周期是指CPU从主存______并______一条指令所需的全部时间。6.在微指令编码中，若每个控制信号用一位表示，这种编码方式称为______。7.CPU响应中断的条件包括：______、______和当前指令执行结束。8.总线的通信控制方式主要有同步通信、______和______。9.虚拟地址到物理地址的变换过程称为______。10.磁盘存储器的平均存取时间=______+______+数据传输时间。四、简答题（每题6分，共30分）1.简述计算机系统中采用多级存储体系结构（如寄存器-Cache-主存-辅存）的原因及其每一级的主要作用。2.什么是指令的寻址方式？列举并简要说明三种常见的寻址方式（立即寻址、直接寻址、间接寻址除外）。3.解释什么是总线仲裁，并简述链式查询（菊花链）总线仲裁方式的工作原理。4.对比程序查询、中断和DMA三种I/O控制方式的主要特点、优缺点及适用场景。5.什么是RISC？简述RISC架构的主要设计原则。五、计算与分析题（每题10分，共20分）1.设浮点数格式为：阶码4位（含1位阶符，补码表示），尾数8位（含1位数符，补码表示，规格化）。已知X=0.1101×2^(+01)，Y=-0.1010×2^(+10)。（1）写出X和Y的机器数表示（阶码和尾数均用二进制表示）。（2）计算[X+Y]补（要求写出详细计算步骤，包括对阶、尾数运算、规格化等过程）。2.某计算机主存容量为64KB，按字节编址。现有若干片8K×8位的SRAM芯片。（1）若用这些芯片构成该计算机的主存，共需要多少片？（2）请设计该存储器的组成逻辑框图，要求画出芯片级连接图，并说明地址线、数据线、控制线（如读/写控制、片选信号）的连接方式。（3）写出每片芯片的地址范围（用十六进制表示）。六、综合应用题（每题15分，共30分）1.某CPU内部结构简化模型如下图所示（此处为文字描述）：包含程序计数器PC、指令寄存器IR、通用寄存器组R0~R3、算术逻辑单元ALU、暂存器A和B、存储器地址寄存器MAR、存储器数据寄存器MDR。控制器为微程序控制。主存按字编址，字长为16位。指令格式定长16位，其中高4位为操作码OP，低12位为地址码/寄存器编号。现有指令“ADD(R1),R0”，其功能为：将以R1内容为地址的主存单元中的数据，与R0中的数据相加，结果存回R0。即(R0)+((R1))→R0。请详细描述该指令在执行阶段（取指周期之后）的微操作序列（控制信号序列），并说明数据通路。假设采用同步控制方式，每个时钟周期完成一次寄存器传输。2.某计算机的Cache-主存存储层次采用直接映射方式。已知主存容量为1MB，按字节编址。Cache容量为8KB，每个块大小为64字节。（1）计算主存地址字段的划分，说明各字段的位数及含义（标记Tag、Cache行索引Index、块内地址Offset）。（2）若CPU依次从主存地址为0x1A345、0x2B789、0x1A305、0x2B7C9处读取数据，假设初始Cache为空，请分析每次访问是命中（Hit）还是缺失（Miss），并说明原因。（3）讨论直接映射方式的优缺点。试题答案及评分参考一、单项选择题1.C2.A3.B4.A5.B6.B7.A8.C9.A10.B二、多项选择题1.AB2.BCDE3.ABC4.ABCD5.ABCDE三、填空题1.存储程序，程序控制（顺序执行）2.110100013.-754.刷新5.取出一条，执行完6.直接控制（不译码）方式7.中断源有请求，CPU允许中断（开中断）8.异步通信，半同步通信9.地址变换（或地址映射）10.平均寻道时间，平均旋转延迟时间四、简答题1.原因：为了解决存储器容量、速度和成本之间的矛盾。速度快的存储器成本高、容量小；成本低的存储器容量大但速度慢。（2分）各级作用：寄存器：位于CPU内部，速度最快，用于暂存当前执行的指令和操作数。（1分）寄存器：位于CPU内部，速度最快，用于暂存当前执行的指令和操作数。（1分）Cache：位于CPU和主存之间，存放CPU近期可能使用的程序和数据副本，缓解CPU与主存的速度差。（1分）Cache：位于CPU和主存之间，存放CPU近期可能使用的程序和数据副本，缓解CPU与主存的速度差。（1分）主存：存放当前运行的程序和数据，CPU可直接访问。（1分）主存：存放当前运行的程序和数据，CPU可直接访问。（1分）辅存（外存）：如磁盘、光盘，用于长期、大量存储数据和程序，需调入主存才能被CPU访问。（1分）辅存（外存）：如磁盘、光盘，用于长期、大量存储数据和程序，需调入主存才能被CPU访问。（1分）2.寻址方式是指寻找指令中操作数有效地址的方法。（2分）三种常见寻址方式：寄存器寻址：操作数在CPU的通用寄存器中，指令地址码字段给出寄存器编号。速度快。（1分）寄存器寻址：操作数在CPU的通用寄存器中，指令地址码字段给出寄存器编号。速度快。（1分）寄存器间接寻址：操作数地址在寄存器中，指令地址码字段给出存放地址的寄存器编号。可方便实现指针操作。（1分）寄存器间接寻址：操作数地址在寄存器中，指令地址码字段给出存放地址的寄存器编号。可方便实现指针操作。（1分）变址寻址：操作数有效地址等于变址寄存器内容加上指令中的形式地址。便于处理数组和循环程序。（1分）变址寻址：操作数有效地址等于变址寄存器内容加上指令中的形式地址。便于处理数组和循环程序。（1分）相对寻址：操作数有效地址等于程序计数器PC内容加上指令中的偏移量。便于程序浮动。（1分）相对寻址：操作数有效地址等于程序计数器PC内容加上指令中的偏移量。便于程序浮动。（1分）（答出任意三种即可）3.总线仲裁：当总线上有多个主设备（如多个CPU、DMA控制器）同时请求使用总线时，决定由哪个主设备获得总线控制权的过程。（2分）链式查询工作原理：所有设备共享一根总线请求线BR、总线忙线BS和一根总线授权线BG。（1分）BG信号串行地从一个设备传递到下一个设备。（1分）当BR有效时，若总线空闲（BS无效），控制器发出BG信号。BG首先到达离控制器最近的设备，若该设备发出了请求，则获得总线使用权，并置BS有效，同时阻止BG向后传递；（1分）若该设备未请求，则将BG传递给下一个设备，依此类推。优先级由设备在链中的物理位置决定，离控制器越近，优先级越高。（1分）4.程序查询：CPU主动轮询I/O设备状态，数据传送完全由CPU程序控制。（1分）优点：接口简单。缺点：CPU效率极低，长期处于等待状态。适用于简单、低速的I/O设备。（1分）中断方式：I/O设备准备好后主动向CPU发出中断请求，CPU在中断服务程序中完成数据传送。（1分）优点：提高了CPU利用率，可实现并行操作。缺点：每次传送都需要CPU干预，开销较大，不适合高速批量数据传送。（1分）DMA方式：由DMA控制器在I/O设备与主存之间直接进行数据交换，仅在传送开始和结束时需要CPU干预。（1分）优点：大大减轻了CPU负担，数据传输速率高。缺点：硬件电路复杂。适用于高速、大批量数据传送的设备，如磁盘、网络接口卡。（1分）5.RISC：精简指令集计算机。（1分）主要设计原则：选取使用频率高、功能简单的指令，复杂功能由简单指令组合实现。（1分）选取使用频率高、功能简单的指令，复杂功能由简单指令组合实现。（1分）指令长度固定，格式规整，寻址方式简单。（1分）指令长度固定，格式规整，寻址方式简单。（1分）采用Load/Store结构，只有访存指令（Load/Store）可以访问存储器，运算指令的操作数来自寄存器，结果存回寄存器。（1分）采用Load/Store结构，只有访存指令（Load/Store）可以访问存储器，运算指令的操作数来自寄存器，结果存回寄存器。（1分）增加通用寄存器数量，以减少访存次数。（1分）增加通用寄存器数量，以减少访存次数。（1分）采用硬布线控制器为主，以提高指令执行速度。（0.5分）采用硬布线控制器为主，以提高指令执行速度。（0.5分）重视编译优化技术，以高效利用指令流水线。（0.5分）重视编译优化技术，以高效利用指令流水线。（0.5分）五、计算与分析题1.（1）X=0.1101×2^(+01)阶码真值：+1，补码表示（4位）：0001（1分）尾数真值：+0.1101，补码表示（8位）：0.1101000（隐含小数点在前）（1分）X机器数：阶码0001，尾数0.1101000Y=-0.1010×2^(+10)阶码真值：+2，补码表示：0010（1分）尾数真值：-0.1010，补码表示：1.0110000（1分）Y机器数：阶码0010，尾数1.0110000（2）[X+Y]补计算：①对阶：X阶码小，小阶向大阶看齐。阶差ΔE=[Ey]补[Ex]补=00100001=0001，即1。（1分）X尾数右移1位，阶码加1。新的X：阶码0010，尾数0.0110100（补码右移高位补符号位0）（1分）②尾数求和：[Mx]补’=00.0110100（双符号位防溢出）[My]补=11.0110000[Mx]补’+[My]补=11.1100100（1分）③规格化：结果尾数符号位为11，是负数补码，但数值部分最高位为1，已是规格化形式（1.1xx...）。（1分）无需左规或右规。④舍入（题目未要求具体方法，可不写，或说明按0舍1入处理）：尾数11.1100100。⑤判溢出：阶码无溢出（双符号位00或11）。最终结果：[X+Y]补=阶码0010，尾数1.1100100（单符号位）。（1分）即：-0.0011100×2^(+10)=-0.111×2^(+01)?（此步非必须，但可验证数量级）（1分）2.（1）主存总容量64KB=64×1024字节。每片芯片容量8K×8位=8KB。（1分）所需芯片数=总容量/芯片容量=64KB/8KB=8片。（1分）（2）设计：地址线：主存64KB，需地址线16根（A15~A0）。（1分）地址线：主存64KB，需地址线16根（A15~A0）。（1分）每片芯片8K=2^13，需13根地址线（A12~A0）。（1分）剩余高3位地址线（A15~A13）用于片选译码。（1分）数据线：每片芯片8位数据线（D7~D0），所有芯片数据线并联至系统数据总线。（1分）数据线：每片芯片8位数据线（D7~D0），所有芯片数据线并联至系统数据总线。（1分）控制线：所有芯片的读/写控制线（WE）并联至系统读/写控制信号（如MEMW,MEMR或统一的R/W）。（0.5分）控制线：所有芯片的读/写控制线（WE）并联至系统读/写控制信号（如MEMW,MEMR或统一的R/W）。（0.5分）片选信号（CS）由3-8译码器对A15~A13译码产生，分别连接8片芯片。（0.5分）（逻辑框图需体现上述连接，文字描述清晰即可得分）（3）地址范围：芯片0：A15A14A13=000，地址范围0000000000000000~0001111111111111，即0000H~1FFFH。（1分）芯片1：001，地址范围2000H~3FFFH。（0.5分）芯片2：010，地址范围4000H~5FFFH。（0.5分）芯片3：011，地址范围6000H~7FFFH。（0.5分）芯片4：100，地址范围8000H~9FFFH。（0.5分）芯片5：101，地址范围A000H~BFFFH。（0.5分）芯片6：110，地址范围C000H~DFFFH。（0.5分）芯片7：111，地址范围E000H~FFFFH。（0.5分）六、综合应用题1.假设取指周期已完成，指令“ADD(R1),R0”已存入IR。设微操作控制信号含义：PCout，MARin（将PC内容送MAR）；MEMread（主存读）；MDRin，IRin（将MDR内容送IR）；R0out，Ain（将R0内容送暂存器A）；R1out，MARin（将R1内容作为地址送MAR）；MEMread；MDRout，Bin（将读出的数据送暂存器B）；ALU_ADD，R0in（ALU执行加法，结果送R0）；End（结束）。（列出部分关键信号，3分）执行阶段微操作序列（一个时钟周期一个操作，顺序可微调）：（1）R1out,MARin//将R1的内容（操作数地址）送至MAR（2分）（2）MEMread//启动主存读操作，从MAR指示的地址读数据（2分）（3）MDRout,Bin//将从主存读出的数据（(R1)）送至暂存器B（2分）（4）R0out,Ain//将R0的内容送至暂存器A（2分）（5）ALU_ADD,R0in//ALU执行A+B，结果送R0寄存器（2分）（6）End//指令执行结束，转入下一条指令的取指周期（2分）（注：实际控制信号可能更细，如MEMread可能需多个时钟周期，此处简化。答案体现核心步骤即可得分。）2.（1）主存地址字段划分：主存容量1MB=2^20字节，地址线20位（A19~A0）。（0.5分）块大小64字节=2^6字节，块内地址Offset占6位（A5~A0）。（1分）Cache容量8KB，总块数=8KB/64B=128块=2^7块。（0.5分）直接映射，Cache行索引Index占7位（A12~A6）。（1分）标记Tag占剩余位数：2076=7位（A19~A1