2026年《计算机组成原理》期末试题及参考答案

2026年《计算机组成原理》期末试题及参考答案一、单项选择题（每题2分，共20分）1.在计算机系统的层次结构中，位于硬件系统之上、操作系统之下的层次是（）。A.应用软件B.语言处理程序C.数据库管理系统D.中间件2.若某SRAM芯片的存储容量为64K×8位，除电源和接地线外，该芯片引出线的最小数目应为（）。A.19B.24C.26D.283.下列寻址方式中，操作数有效地址位于指令中的是（）。A.直接寻址B.间接寻址C.寄存器间接寻址D.基址寻址4.在微程序控制器中，机器指令与微指令的关系是（）。A.一条微指令对应若干条机器指令B.一段微程序解释执行一条机器指令C.一条机器指令对应一条微指令D.一条微指令对应一条机器指令5.采用DMA方式传送数据时，每传送一个数据需要占用一个（）。A.指令周期B.机器周期C.存储周期D.总线周期6.下列对RISC的描述中，错误的是（）。A.指令长度固定，格式种类少B.采用硬布线控制逻辑为主C.寻址方式种类丰富D.只有Load/Store指令访问存储器7.某计算机字长32位，其存储容量为256MB，若按字编址，其寻址范围是（）。A.0~64M-1B.0~32M-1C.0~128M-1D.0~16M-18.在中断响应过程中，保护程序计数器PC的作用是（）。A.使CPU能找到中断服务程序的入口地址B.使中断返回后能回到断点处继续执行C.使CPU能响应更高级别的中断请求D.使CPU能和外设并行工作9.假定主存按字节编址，Cache共有64行，采用4路组相联映射方式，主存块大小为32字节，所有编号从0开始。主存地址为0x2532的单元装入Cache的组号是（）。A.0x14B.0x15C.0x19D.0x3210.在浮点数加减运算的对阶过程中，应遵循（）。A.小阶向大阶看齐，阶码小的尾数左移B.大阶向小阶看齐，阶码大的尾数右移C.小阶向大阶看齐，阶码小的尾数右移D.大阶向小阶看齐，阶码大的尾数左移二、多项选择题（每题3分，共15分，多选、少选、错选均不得分）1.下列部件中，属于CPU中运算器的有（）。A.程序计数器（PC）B.算术逻辑单元（ALU）C.累加寄存器（ACC）D.指令寄存器（IR）E.状态条件寄存器（PSW）2.关于总线的叙述，正确的有（）。A.总线复用方式可以减少总线中信号线的数量B.总线的带宽是总线本身所能达到的最高传输速率C.在突发传送方式下，总线能够进行连续地址数据的传输D.系统总线中地址线的作用是指定主存单元或I/O端口地址E.同步总线一定比异步总线具有更高的传输效率3.下列措施中，有助于提高Cache命中率的有（）。A.增大主存容量B.增大Cache容量C.提高Cache的多路组相联度D.采用更优的替换算法（如LRU替代FIFO）E.将指令Cache与数据Cache分离4.在指令系统中，采用扩展操作码设计的目的包括（）。A.缩短指令字长B.增加指令数量C.扩大寻址空间D.减少程序占用空间E.简化指令译码5.下列有关I/O接口的叙述，正确的有（）。A.I/O接口中通常包含数据缓冲寄存器B.程序查询方式下，CPU需要不断查询I/O设备状态C.中断方式下，CPU与I/O设备可并行工作D.DMA控制器在传送数据时，完全不需要CPU干预E.统一编址方式下，访问I/O端口和访问主存使用相同的指令三、填空题（每空1分，共15分）1.冯·诺依曼计算机体系结构的核心特征是______和______。2.某机器字长16位，采用定点整数补码表示，其表示范围是______至______。3.动态存储器（DRAM）需要定期进行______操作，以防止数据丢失。4.在微程序控制中，控制存储器一般由______构成，用于存放______。5.总线仲裁方式主要分为______仲裁和______仲裁两大类。6.某计算机主存容量为1GB，按字节编址，Cache数据区容量为64KB，块大小为128B，采用直接映射方式，则Cache共有______行，主存地址中标记位长度为______位。7.在中断处理过程中，中断隐指令完成的主要操作包括关中断、保存断点、______。8.已知x=-0.1011，y=0.1101，用原码一位乘法计算xy，其符号位为______，数值部分计算过程中，部分积右移时采用______移位。8.已知x=-0.1011，y=0.1101，用原码一位乘法计算xy，其符号位为______，数值部分计算过程中，部分积右移时采用______移位。9.在指令的流水线执行中，影响流水线效率的主要障碍有结构相关、______相关和______相关。四、简答题（每题6分，共30分）1.（封闭型）简述计算机中采用层次化存储体系的原因，并说明Cache-主存层次和主存-辅存层次在功能和技术实现上的主要区别。2.（封闭型）什么是指令周期、机器周期和时钟周期？它们之间有何关系？在同步控制方式中，它们如何协调工作？3.（开放型）某计算机系统字长32位，主存按字节编址。现有容量为1MB的主存，用若干片256K×8位的SRAM芯片构成。请回答：(1)构成该主存共需多少片芯片？(2)主存地址共多少位？其中哪几位用于片选？哪几位用于片内寻址？（请结合具体地址分配说明）4.（封闭型）解释下列概念：水平型微指令、垂直型微指令、动态微程序设计。并比较水平型微指令和垂直型微指令的特点。5.（分析型）在程序中断I/O方式中，为什么通常需要中断屏蔽？简述多重中断处理过程中，中断服务程序在保护现场和恢复现场时，开关中断的顺序应如何安排，并说明理由。五、计算与分析题（每题10分，共40分）1.（计算类）设浮点数格式为：阶码5位（含1位阶符，补码表示），尾数11位（含1位数符，补码表示，采用隐藏位技术，即规格化后尾数最高位恒为1，不存储）。已知两个浮点数：X=2^(+010)×(+0.1101010000)，Y=2^(+100)×(-0.1010110000)。（注：阶码和尾数均以二进制形式给出）要求：(1)写出X和Y符合题目格式的机器数表示（阶码和尾数分别写出）。(2)计算[X+Y]的浮点数和结果的真值（要求写出详细计算步骤，包括对阶、尾数求和、规格化等过程）。2.（分析类）某计算机的指令格式如下所示：```151211109870┌──────┬──────┬──────┬─────────────┐│OP│Rs│Rd│Disp│└──────┴──────┴──────┴─────────────┘```其中，OP为操作码，Rs为源寄存器编号（2位），Rd为目的寄存器编号（2位），Disp为8位偏移量（补码表示）。该指令的功能为：(Rd)←(Rs)+Disp。现有四条顺序执行的指令序列如下（地址和内容均用十六进制表示）：地址（十六进制）指令代码（十六进制）2000H12H（假设OP=01,Rs=00,Rd=10,Disp=12H）2002H34H（假设OP=01,Rs=01,Rd=11,Disp=34H）2004H56H（假设OP=01,Rs=10,Rd=00,Disp=56H）2006H78H（假设OP=01,Rs=11,Rd=01,Disp=78H）已知寄存器R0、R1、R2、R3的初值分别为：R0=1000H，R1=2000H，R2=3000H，R3=4000H。Disp作为偏移量与(Rs)相加时进行符号扩展至16位。要求：分析每条指令执行后，目的寄存器Rd的内容是什么？并给出最终R0、R1、R2、R3的内容。3.（综合类）某计算机主存容量为64KB，Cache容量为2KB，块大小为32B。采用全相联映射方式和FIFO替换算法。Cache初始为空。CPU依次从主存地址为0x0000、0x0020、0x0040、0x0010、0x0030、0x0000、0x0020、0x0040的单元读取一个字（字长16位）。要求：(1)画出主存地址字段的组成，说明各字段的位数和作用。(2)计算上述访存序列的Cache命中率。(3)若将块大小改为64B，其他条件不变，Cache命中率会如何变化？简要说明原因。4.（综合类）一个DMA接口可采用周期挪用方式与主存交换数据，主存总线周期为100ns。DMA接口准备一个16位数据需要5μs，设备需要DMA接口至少以每秒500KB的速率传输数据。请回答：(1)该DMA接口能否满足设备的数据传输速率要求？请通过计算说明。(2)若采用周期挪用方式，DMA接口每挪用一次主存总线周期能传输16位数据，则DMA接口平均每秒最多可挪用多少个主存周期？这相当于主存带宽的百分之几？（假设主存总线宽度为16位）参考答案一、单项选择题1.B。语言处理程序（如编译程序、汇编程序）位于操作系统与应用程序之间，属于系统软件的一部分，负责将高级语言或汇编语言翻译为机器语言。2.C。芯片容量64K×8位，地址线需要16根（2^16=64K），数据线需要8根，加上片选线和读/写控制线（至少各1根），最小数目为16+8+1+1=26。实际SRAM芯片可能还有输出使能等信号，但“最小数目”通常指满足基本功能所需。3.A。直接寻址的有效地址就是指令的地址码字段，直接给出。4.B。微程序控制器中，一条机器指令的功能由一段微程序（一系列微指令）来解释执行。5.C。DMA方式下，每传送一个数据，通常是占用一个存储周期，完成主存与I/O设备间的直接数据交换。6.C。RISC（精简指令集计算机）的特点之一就是寻址方式简单，种类较少，以简化硬件设计。7.A。存储容量256MB=2562^20字节。字长32位=4字节。按字编址，可寻址单元数为(2562^20)/4=642^20=64M。寻址范围是0~(64M1)。7.A。存储容量256MB=2562^20字节。字长32位=4字节。按字编址，可寻址单元数为(2562^20)/4=642^20=64M。寻址范围是0~(64M1)。8.B。保护断点（PC内容）是为了在中断服务结束后，能正确返回到被中断的程序继续执行。9.C。主存块大小32B=2^5B，故块内地址占5位。Cache共64行，4路组相联，则组数=64/4=16=2^4，组号占4位。主存地址总长按32位计算，标记位=32-5-4=23位。地址0x2532转换为二进制：0010010100110010。取低5位（块内地址）后，接下来的4位即为组号：0011（二进制）=0x3（十六进制）。但需注意，题目中“所有编号从0开始”，且主存地址是字节地址。块大小32B，所以块内字节偏移占低5位。0x2532/32=0x2532>>5=0x129。组数=16，所以组号=(0x129)mod16=0x129&0xF=0x9。所以是第9组，即0x19（题目中选项为十六进制表示）。10.C。对阶原则是“小阶向大阶看齐”，因为若大阶向小阶看齐，为增大阶码，尾数需要左移，可能丢失尾数的高位，误差大。小阶向大阶看齐时，阶码增大，尾数右移，丢失的是低位，精度损失相对较小。二、多项选择题1.B、C、E。运算器主要完成算术逻辑运算，包括ALU、ACC、PSW等。A（PC）和D（IR）属于控制器。2.A、B、C、D。E错误，同步总线和异步总线各有优缺点，同步总线的效率受限于最慢的设备，不一定比设计良好的异步总线效率高。3.B、C、D。A增大主存容量对Cache命中率无直接影响。E分离指令与数据Cache可以减少冲突，提高命中率，但并非直接增大命中率，而是通过优化结构减少缺失。4.A、B、C。扩展操作码通过可变长度的操作码设计，在有限的指令字长内，可以表示更多的指令（B），或为地址码留出更多空间以扩大寻址范围（C），从而可能缩短程序长度（D表述为“减少程序占用空间”有一定道理，但并非直接目的，且不一定总能减少）。E错误，扩展操作码通常会增加译码复杂度。5.A、B、C、E。D错误，DMA传送过程需要CPU进行初始化和结束处理，在数据传送阶段不需要CPU干预进行数据搬运，但总线控制权的申请和归还等仍需要CPU参与协调。三、填空题1.存储程序，程序控制（或顺序执行）2.-32768，32767（或-2^15，2^15-1）3.刷新4.ROM（或只读存储器），微程序5.集中式，分布式6.512（或2^9），14（计算：主存地址总位数为30位（1GB=2^30B），块内地址7位（128B=2^7B），Cache行数=64KB/128B=512=2^9，故行索引（行号）占9位。标记位长度=30-7-9=14位。）7.引出中断服务程序入口地址（或形成中断向量地址）8.1（负），逻辑右移（或算术右移，原码乘法中部分积和乘数一起右移，通常视为逻辑右移或算术右移补0）9.数据，控制四、简答题1.原因：为了解决存储器速度、容量和成本之间的矛盾。速度快的存储器成本高、容量小；容量大、成本低的存储器速度慢。层次化存储体系将不同特性的存储器有机结合，从整体上提供接近最快存储器的速度、接近最大存储器的容量和接近最便宜存储器的成本。主要区别：功能上：Cache-主存层次主要解决CPU与主存之间的速度差距问题，由硬件自动管理，对所有程序员透明。主存-辅存层次主要解决存储系统容量不足的问题，由操作系统和硬件共同管理（如页表、缺页中断），对应用程序员透明。实现上：Cache-主存间的数据调动以块（block）为单位，地址映射和替换算法完全由硬件实现，访问速度极快。主存-辅存间的数据调动以页（page）或段（segment）为单位，需要软硬件协同，涉及中断和调度，速度较慢。2.指令周期：CPU从主存取出并执行一条指令所需的全部时间。机器周期（CPU周期）：通常指完成一个基本操作（如取指、读内存、写内存、ALU操作）所需的时间。一个指令周期包含若干个机器周期。时钟周期（节拍脉冲、T周期）：CPU时钟频率的倒数，是处理操作的最基本时间单位。一个机器周期包含若干个时钟周期。关系：指令周期>机器周期>时钟周期。多个时钟周期组成一个机器周期，多个机器周期组成一个指令周期。协调工作：在同步控制方式中，以最复杂的机器周期所需时钟周期数为基准，规定每个机器周期包含固定数目的时钟周期。控制器产生统一的时序信号（节拍电位和节拍脉冲），所有操作都按统一的时钟节拍进行，在一个时钟周期内完成一个或几个微操作。不同指令的指令周期可由不同数量的机器周期组成。3.(1)主存容量1MB=1024KB。芯片容量256K×8位=256KB。所需芯片数=(1024KB×8位)/(256KB×8位)=4片。(2)主存按字节编址，容量1MB=2^20B，主存地址共20位（A19~A0）。采用位扩展和字扩展相结合。4片芯片分为2组，每组2片进行位扩展（提供16位数据，但题目中芯片为8位，若系统字长32位，可能需要更多芯片，此处按构成1MB8位存储器理解）。更简单的理解：用4片256K×8位的芯片构成1M×8位的存储器，需要进行字扩展。采用位扩展和字扩展相结合。4片芯片分为2组，每组2片进行位扩展（提供16位数据，但题目中芯片为8位，若系统字长32位，可能需要更多芯片，此处按构成1MB8位存储器理解）。更简单的理解：用4片256K×8位的芯片构成1M×8位的存储器，需要进行字扩展。每片芯片的寻址范围是256K=2^18B，片内地址需要18位（A17~A0）。剩余的高位地址（A19,A18）用于片选。假设采用线选法或译码法，通常用A19和A18经过译码产生4个片选信号，分别选中4个256KB的存储区域。4.水平型微指令：一次能定义并执行多个并行操作（控制信号）的微指令。其控制字段中的每一位或每一小段直接对应一个微操作控制信号。特点是微指令字较长，并行能力强，执行效率高，但微程序设计的灵活性较差，微指令字利用率可能不高。垂直型微指令：类似机器指令，采用微操作码方式，一条微指令通常只定义一两个微操作。特点是微指令字较短，格式规整，易于编程，但并行能力弱，执行一条机器指令所需的微指令条数多，速度较慢。动态微程序设计：允许在运行时根据需要改变和加载微程序的技术。与之对应的是静态微程序设计（微程序在制造时固定）。动态微程序设计需要可写的控制存储器（如EPROM），可以使计算机更灵活地适应不同的应用或优化性能。5.中断屏蔽的作用：①防止同级或低级中断打断当前正在执行的中断服务程序，保证中断处理的完整性。②通过设置优先级，允许更高优先级的中断打断低优先级的中断，实现中断嵌套（多重中断）。③在特定时刻（如保护现场、恢复现场等关键操作时）屏蔽所有中断，防止数据被破坏。多重中断处理中开关中断的顺序安排：进入中断服务程序后，首先执行“保护现场”。在保护现场之前或之初，应先“关中断”，以防止在保存寄存器等关键数据时被新的中断打断，导致现场保存不完整或不一致。现场保护完毕后，再“开中断”，以便允许响应更高优先级的嵌套中断。在中断服务程序主体执行完毕后，准备返回前，需要“恢复现场”。在恢复现场之前，应先“关中断”，以防止在恢复过程中被中断打断，造成恢复的数据错误。现场恢复完毕后，在中断返回指令执行前（或同时）再“开中断”（中断返回指令通常会自动恢复中断允许状态）。理由：这种“关-开-关-开”的顺序，确保了保护现场和恢复现场这两个对寄存器状态进行“读-写”的关键操作序列的原子性，避免了嵌套中断在这些关键点插入导致的状态混乱，同时又能在服务程序执行期间响应更高优先级的中断，实现了中断嵌套的功能。五、计算与分析题1.(1)规格化尾数采用隐藏位技术，存储的尾数是小数点后的部分。X:阶码+010（二进制），补码表示为00010（5位，正数补码同原码）。尾数+0.1101010000，正数，补码为0.1101010000，隐藏最高位1，存储位为1101010000（共10位，题目要求尾数11位含数符，故完整尾数机器数为01101010000）。所以X的机器数：阶码00010，尾数01101010000。Y:阶码+100，补码00100。尾数-0.1010110000，负数，补码为1.0101010000（注意：-0.1010110000的原码为1.1010110000，除符号位取反加1得补码1.0101010000）。隐藏最高位1，存储的数值部分是0101010000，连同数符位，完整尾数机器数为10101010000。所以Y的机器数：阶码00100，尾数10101010000。(2)计算[X+Y]浮：①对阶：求阶差ΔE=ExEy=0001000100=11110（补码减法，转换为加法：00010+11100=11110），即十进制-2。X的阶码小，将X的尾数右移2位，阶码加2。X尾数右移两位：0.1101010000→0.0011010100（舍去低两位，此处为计算方便保留足够精度，实际需考虑舍入）。X阶码变为00100。②尾数求和（用补码）：[Mx]补=00.0011010100（为防溢出，采用双符号位）[My]补=11.0101010000（注意：隐藏位已恢复，My真值为-0.1010110000，其补码为1.0101010000，双符号位扩展为11.0101010000）求和：00.0011010100+11.0101010000=11.1000100100③结果规格化：尾数结果为11.1000100100，符号位为11（负数），尾数最高位为1，但补码规格化要求尾数最高位与符号位相反。此处符号位为11，尾数最高位为1，相同，需要左规。左规一次：尾数左移一位，变为11.0001001000，阶码减1，变为00011。检查：符号位11，尾数最高位0，符合规格化要求。④舍入（题目未明确要求，此处按0舍1入或截断处理，假设直接截取）：尾数取10位小数部分（隐藏位不存），为0001001000。数符为1（负）。⑤溢出判断：阶码00011，在5位补码表示范围内（-16~15），无溢出。所以，[X+Y]浮点数为：阶码00011，尾数10001001000。真值：阶码00011对应真值+3，尾数补码1.0001001000（隐藏位1）对应真值：(1.1110111000)的补码？更直接计算：尾数机器数符号位1，数值部分0001001000，恢复隐藏位后为1.0001001000，这是补码，求其原码：符号位不变，数值部分取反加1？对于补码1.0001001000，其真值为负，绝对值为（按位取反加1，不包括符号位）：数值部分取反：1110110111，加1：1110111000，所以绝对值为0.1110111000（二进制小数）。因此尾数真值为-0.1110111000（二进制）。故最终结果为：2^(+3)×(-0.1110111000)=-111.0111（二进制）≈-7.4375（十进制）。2.指令功能：(Rd)←(Rs)+SignExtend(Disp)。其中SignExtend(Disp)表示将8位补码Disp符号扩展至16位。寄存器初值：R0=1000H,R1=2000H,R2=3000H,R3=4000H。分析每条指令：(1)2000H:12H。分解：OP=01（忽略），Rs=00(R0),Rd=10(R2),Disp=12H(正数)。符号扩展后为0012H。执行：R2←(R0)+0012H=1000H+0012H=1012H。执行后：R0=1000H,R1=2000H,R2=1012H,R3=4000H。(2)2002H:34H。分解：Rs=01(R1),Rd=11(R3),Disp=34H(正数)。符号扩展后为0034H。执行：R3←(R1)+0034H=2000H+0034H=2034H。执行后：R0=1000H,R1=2000H,R2=1012H,R3=2034H。(3)2004H:56H。分解：Rs=10(R2),Rd=00(R0),Disp=56H(正数)。符号扩展后为0056H。执行：R0←(R2)+0056H=1012H+0056H=1068H。执行后：R0=1068H,R1=2000H,R2=1012H,R3=2034H。(4)2006H:78H。分解：Rs=11(R3),Rd=01(R1),Disp=78H(正数)。符号扩展后为0078H。执行：R1←(R3)+0078H=2034H+0078H=20ACH。执行后：R0=1068H,R1=20ACH,R2=1012H,R3=2034H。最终寄存器内容：R0=1068H,R1=20ACH,R2=1012H,R3=2034H。3.(1)主存容量64KB=2^16B，主存地址共16位。块大小32B=2^5B，块内地址偏移占5位。Cache容量2KB=2048B，块大小32B，则总块数=2048/32=64块。采用全相联映射，主存地址划分为两部分：标记（Tag）：高11位（16-5=11）。用于与Cache行中的标记比较，判断是否命中。块内地址（Offset）：低5位。用于在块内寻址。(2)访存序列地址（字访问，但映射以块为单位，块地址=字节地址/块大小）：地址0x0000:块地址=0x0000/0x20=0。Cache初始为空，缺失。调入块0。地址0x0020:块地址=1。缺失。调入块1。地址0x0040:块地址=2。缺失。调入块2。地址0x0010:在块0内（块地址0，块内偏移0x10）。命中。地址0x0030:在块1内（块地址1，块内偏移0x10）。命中。地址0x0000:在块0内。命中。地址0x0020:在块1内。命中。地址0x0040:在块2内。命中。访存次数8次，命中5次。命中率=5/8=62.5%。(3