2026年大学《计算机组成原理》试题及答案

2026年大学《计算机组成原理》试题及答案一、单项选择题（每题2分，共20分）1.某16位定点小数采用补码表示，其中符号位1位，数值位15位。其能表示的最小负数是（）。A.-（1-2⁻¹⁵）B.-1C.-（1+2⁻¹⁵）D.-2¹⁵2.某计算机主存容量为4GB，按字节编址，Cache采用4路组相联映射，块大小为64B，Cache总容量为512KB。则主存地址中组号字段的位数是（）。A.10B.12C.14D.163.某指令系统中，操作码长度为6位，采用扩展操作码技术。若三地址指令有16条，二地址指令最多有（）条。A.64B.128C.256D.5124.以下关于微程序控制器的描述中，错误的是（）。A.微指令存放在控制存储器中B.每条机器指令对应一段微程序C.微程序计数器（μPC）通常可由微地址寄存器替代D.组合逻辑控制器比微程序控制器的速度慢5.某DRAM芯片容量为512M×8位，采用行列地址复用技术，行地址和列地址各占15位。该芯片的地址引脚数为（）。A.15B.30C.8D.206.总线仲裁中，集中式仲裁方式的优点不包括（）。A.仲裁逻辑集中，易于设计B.响应速度快，适合高速总线C.可扩展性强，增加设备无需修改仲裁逻辑D.优先级分配灵活7.某计算机采用双总线结构（CPU-主存总线、I/O总线），若CPU需要从硬盘读取数据，其数据传输路径为（）。A.硬盘→I/O总线→内存→CPU-主存总线→CPUB.硬盘→I/O总线→CPU→CPU-主存总线→内存C.硬盘→I/O总线→内存→CPUD.硬盘→I/O总线→CPU8.下列关于流水线冒险的描述中，正确的是（）。A.结构冒险是指多条指令同时使用同一功能部件B.数据冒险仅发生在写后读（WAR）场景C.控制冒险可通过延迟分支技术完全消除D.转发技术（旁路技术）可解决所有数据冒险9.某浮点数格式为：符号位1位，阶码5位（移码，偏置值16），尾数10位（补码，隐含最高位1）。若浮点数表示为1011000101000000（按符号位、阶码、尾数顺序排列），其十进制值为（）。A.-（1+2⁻²+2⁻⁴）×2⁻⁴B.-（1+2⁻³+2⁻⁵）×2⁻⁴C.-（1+2⁻²+2⁻⁴）×2⁴D.-（1+2⁻³+2⁻⁵）×2⁴10.以下关于中断系统的描述中，错误的是（）。A.中断响应阶段需要保存程序计数器（PC）的值B.中断屏蔽可以通过设置中断屏蔽寄存器实现C.DMA方式比中断方式更适合高速数据传输D.多重中断中，高优先级中断可以打断低优先级中断的服务程序二、填空题（每空1分，共20分）1.计算机中，将二进制数10110.101转换为八进制是______，转换为十六进制是______。2.某计算机字长32位，主存按字编址，地址线30位，则主存容量为______GB。3.指令周期通常包括取指周期、______周期、执行周期和______周期。4.微程序控制器中，微指令的编码方式主要有______、______和混合编码。5.Cache替换策略中，______策略需要记录每个块的使用时间，______策略实现简单但局部性较差。6.虚拟存储器的三种实现方式是______、______和段页式。7.总线定时方式分为______定时和异步定时，其中异步定时又可分为______、半互锁和非互锁。8.流水线的性能指标主要包括______、吞吐率和______。9.动态随机存储器（DRAM）需要刷新的原因是______，刷新方式主要有集中式、______和异步式。10.浮点数运算中，对阶操作的原则是______，其目的是使两个数的______相同。三、简答题（每题6分，共30分）1.简述冯·诺依曼计算机的基本结构和工作原理。2.说明DRAM与SRAM的主要区别（至少4点）。3.什么是指令的寻址方式？列举5种常见的寻址方式并简要说明。4.解释流水线中的“结构冒险”“数据冒险”和“控制冒险”，并各举一例。5.比较程序查询方式、中断方式和DMA方式的I/O数据传输特点及适用场景。四、分析题（每题10分，共30分）1.某计算机的主存地址为32位，Cache采用直接映射方式，块大小为64B，Cache容量为256KB。（1）计算主存地址中标记位、块号、块内地址的位数；（2）若CPU依次访问主存地址：0x00001234、0x00001278、0x000012B0、0x00001334、0x00001378（均为十六进制），假设初始时Cache为空，计算Cache命中率；（3）若将Cache改为2路组相联映射，其他参数不变，分析命中率可能的变化趋势并说明原因。2.某RISC处理器的指令流水线分为取指（IF）、译码/取数（ID）、执行（EX）、访存（MEM）、写回（WB）5个阶段，各阶段延迟均为1个时钟周期。现有如下指令序列：I1:ADDR1,R2,R3（R1←R2+R3）I2:LOADR4,0(R1)（R4←M[R1+0]）I3:SUBR5,R4,R6（R5←R4-R6）I4:STORER5,4(R1)（M[R1+4]←R5）（1）画出未采用任何冒险处理技术时的流水线时空图（标出各指令在各阶段的执行时间）；（2）分析该指令序列中存在的冒险类型；（3）提出至少两种解决数据冒险的方法，并说明其原理。3.已知浮点数X=+101.11B，Y=-1101.01B，采用IEEE754单精度浮点数格式（符号位1位，阶码8位移码，偏置值127，尾数23位隐含最高位1的原码）。（1）将X和Y转换为IEEE754单精度格式（用十六进制表示）；（2）计算X+Y的步骤（要求写出对阶、尾数加减、规格化、舍入的具体过程）。五、设计题（20分）某16位计算机需要扩展主存容量，现有若干256K×8位的SRAM芯片（地址线18位，数据线8位），要求主存地址空间为0x00000~0x07FFFF（共512KB），采用字节编址。（1）计算需要的芯片数量及连接方式（片内、片间如何扩展）；（2）设计片选逻辑（画出简化的逻辑电路图，可用74LS138译码器）；（3）若CPU地址总线为A19~A0（A0为最低位），数据总线为D7~D0，控制信号包括读信号（RD）和写信号（WR），说明各芯片的数据线、地址线、控制信号的连接方法。答案一、单项选择题1.B2.C3.B4.D5.A6.C7.A8.A9.A10.B二、填空题1.56.5；16.A2.43.间址；中断4.直接编码（水平型）；字段编码（垂直型）5.LRU（最近最少使用）；随机6.页式；段式7.同步；全互锁8.加速比；效率9.电容电荷会泄漏；分散式10.小阶向大阶对齐；阶码三、简答题1.基本结构：由运算器、控制器、存储器、输入设备、输出设备五大部件组成，以运算器为中心（现代计算机以存储器为中心）。工作原理：采用“存储程序”概念，程序和数据预先存入存储器，计算机在控制器控制下自动逐条取出指令并执行，完成数据处理。2.区别：（1）存储原理：SRAM靠触发器存储，DRAM靠电容存储；（2）集成度：DRAM更高；（3）功耗：DRAM更低；（4）速度：SRAM更快；（5）是否需要刷新：DRAM需要，SRAM不需要；（6）成本：DRAM更低。3.寻址方式是指确定本条指令的操作数地址或下一条要执行的指令地址的方法。常见方式：（1）立即寻址：操作数直接在指令中；（2）寄存器寻址：操作数在寄存器中；（3）直接寻址：操作数地址在指令中；（4）间接寻址：操作数地址在主存中；（5）寄存器间接寻址：操作数地址在寄存器中；（6）变址寻址：地址=变址寄存器值+偏移量（任举5种）。4.结构冒险：因硬件资源冲突导致多条指令不能同时使用同一部件（如指令和数据同时访问主存）。数据冒险：因指令间数据依赖导致后续指令使用未准备好的数据（如ADD后立即使用结果）。控制冒险：因分支、跳转等改变PC值导致流水线断流（如条件分支指令）。5.程序查询：CPU主动查询I/O状态，占用CPU时间，适用于低速设备（如键盘）。中断方式：I/O完成后向CPU发中断，CPU暂停当前程序处理I/O，适用于中速设备（如打印机）。DMA方式：I/O与主存直接传输数据，CPU仅参与初始化和结束，适用于高速设备（如硬盘）。四、分析题1.（1）块大小64B=2⁶B→块内地址6位；Cache容量256KB=2¹⁸B，块数=2¹⁸/2⁶=2¹²→块号12位；主存地址32位→标记位=32-12-6=14位。（2）地址转换为二进制后，块号部分为地址的[17:6]（32位地址中，块内地址占低6位，块号占中间12位）。各地址块号：0x00001234→二进制低32位：00000000000000000001001000110100→块号=0000000000010010（低12位从第6位到第17位）→0x12（18）；0x00001278→块号=0000000000010010→0x12（18）；0x000012B0→块号=0000000000010010→0x12（18）；0x00001334→块号=0000000000010011→0x13（19）；0x00001378→块号=0000000000010011→0x13（19）。初始Cache空，第一次访问0x12块缺失，装入后后续两次访问同一块命中；0x13块第一次缺失，第二次命中。总访问5次，命中2次（第二次、第三次、第五次？需重新计算：第一次0x12缺失，第二次0x12命中，第三次0x12命中，第四次0x13缺失，第五次0x13命中→命中3次，命中率3/5=60%）。（3）改为2路组相联后，每组2块，组号位数=12-1=11位（块数2¹²→组数2¹¹，每组2块）。原直接映射中同一块号的不同主存块会竞争同一Cache块，组相联增加了每组的块数，减少了冲突缺失，因此命中率可能提高。2.（1）时空图（时钟周期1~8）：I1:IF(1)ID(2)EX(3)MEM(4)WB(5)I2:IF(2)ID(3)EX(4)MEM(5)WB(6)I3:IF(3)ID(4)EX(5)MEM(6)WB(7)I4:IF(4)ID(5)EX(6)MEM(7)WB(8)（2）数据冒险：I2的LOAD指令在MEM阶段（周期5）将结果写入R4，而I3的SUB指令在ID阶段（周期4）需要读取R4，导致RAW冒险；I1的ADD指令在WB阶段（周期5）将结果写入R1，I2的LOAD指令在ID阶段（周期3）需要读取R1，导致RAW冒险；I4的STORE指令在ID阶段（周期5）需要读取R1，而R1在I1的WB阶段（周期5）写入，可能存在WAR冒险（若写回在周期5后半，读取在周期5前半则无）。（3）解决方法：①转发技术（旁路）：在EX阶段从ALU输出端或MEM阶段从存储器输出端直接将数据转发到需要的ID/EX寄存器；②插入气泡（暂停）：在ID阶段检测到冒险时，插入NOP指令，使后续指令延迟执行。3.（1）X=101.11B=1.0111×2²，符号位0，阶码=2+127=129=10000001B，尾数=01110000000000000000000（后补0）→二进制：01000000101110000000000000000000→十六进制42E00000H。Y=-1101.01B=-1.10101×2³，符号位1，阶码=3+127=130=10000010B，尾数=10101000000000000000000→二进制：11000001010101000000000000000000→十六进制C4A80000H。（2）X+Y步骤：①对阶：X阶码2，Y阶码3→X阶码小，X尾数右移1位，阶码变为3→X尾数=0.10111×2³（隐含最高位1，实际为1.0111右移1位→0.10111，即尾数变为01011100000000000000000）。②尾数加减：X尾数（+0.10111）+Y尾数（-1.10101）=-1.00010（二进制）。③规格化：结果为-1.00010×2³，已规格化（最高位为1）。④舍入：无舍入需求。最终结果符号位1，阶码3+127=130=10000010B，尾数=00010000000000000000000→二进制：11000001000010000000000000000000→十六进制C4100000H。五、设计题（1）主存容量512KB=512×1024×8位=4,194,304位。每片芯片容量256K×8位=2,0