CN114355299B 雷达回波信号的检波方法、装置、系统及存储介质 （北京润科通 用技术有限公司）

本发明实施例提供了一种雷达回波信号的期下的采样点的幅值未超过第一预设门限值的检波延迟时长对数据集合中的离散数据点进行2检波信号包括基于雷达脉冲信号的采样点生成的脉基于所述检波信号的上升沿，确定与所述检波信号对应的检波考时钟周期，确定在所述参考时钟周期下的采样点的幅值未超过第一预设门限值的采样将采样时钟周期与所述参考采样点的个数的乘积作为检波延迟时基于所述检波延迟时长对所述数据集合中的离散数据点进行延将所述离散数据点所属的延迟时钟周期延迟所述检波延迟时长，得所述延迟时钟周期为所述采样时钟周期延迟预设时长后的时钟周期，所述预设时长为2R/将所述时钟周期改变后的离散数据点的前N个离散数据点置零，获得处理后的数据集基于所述检波信号的上升沿时刻和所述预设时长对一个检波信号周期的所述处理后对所述调制处理数据进行数字上变频处理，得到一个检波信号周4.根据权利要求1或3所述的雷达回波信号的检波方法，将同一个检波处理时钟周期下的多个所述采样点的幅值分别与第二预设门限值进行基于多个连续的检波处理时钟周期下的检波信号的幅值生5.根据权利要求1或3所述的雷达回波信3将同一个检波处理时钟周期下的多个所述采样点的幅值进行加和在所述加和运算结果大于第三预设门限值的情况下，将所述检在所述加和运算结果不大于所述第三预设门限值的情况下，将基于多个连续的检波处理时钟周期下的检波信号的幅值生若在目标检波处理时钟周期下的采样点对应的至少一个所述检波值为0且至少一个所述检波值为1，并且在所述目标检波处理时钟周期的后一个检波处理时钟周期下的采样点对应的检波值全部为1，则确定所述目标检波处理时钟周期的起始时刻为所述检波信号的7.一种可编程逻辑控制器，其特征在于，所述模数转换器将原始模拟回波信号的多个离散数据点传输至所述F所述FPGA被配置为如权利要求1-6任一项所述的雷达回波信号所述FPGA将处理后的数据集合传输至所述数模转换器，以使所述数据获取模块，用于获得一个检波信号周期的原始模拟回波信号的多个离散数据点，参考时钟周期获得模块，用于基于所述检波信号的上升沿，确定周期下的多个采样点的最小幅值确定，所述第一预设门限值大于0且小于采样点的最小幅检波延迟时长确定模块，用于将采样时钟周期与所述参考采样点的延迟处理模块，用于基于所述检波延迟时长对所述数据集合中的所述程序被处理器执行时实现权利要求1-6任一项所述的雷达回波信号4[0002]目前，在进行雷达目标回波模拟时，一般采用高速ADC(Analog-to-digitalconverter，模数转换器)对雷达脉冲信号进行采集，将采集后的信号传输至FPGA(Field-如，ADC的采样率为2GSPS，ADC的采样时钟周期为500ps，FPGA的检波处理频率为250MHz，[0006]获得一个检波信号周期的原始模拟回波信号的多个离散5[0012]将所述时钟周期改变后的离散数据点的前N个离散数据点置零，获得处理后的数[0016]基于所述检波信号的上升沿时刻和所述预设时长对一个检波信号周期的所述处[0020]将同一个检波处理时钟周期下的多个所述采样点的幅值分别与第二预设门限值[0030]若在目标检波处理时钟周期下的采样点对应的至少一个所述检波值为0且至少一个所述检波值为1，并且在所述目标检波处理时钟周期的后一个检波处理时钟周期下的采样点对应的检波值全部为1，则确定所述目标检波处理时钟周期的起始时刻为所述检波信6所述处理后的数据集合生成处理后的模拟回[0041]本发明还提供一种计算机可读存储介质，所述计算机可读存储介质上存储有程[0043]当然，实施本发明的任一产品或方法必不一定需要同时达到以上所述的所有优7进行雷达目标回波模拟时，一般采用高速ADC(Analog-to-digitalconverter，模数转换[0055]在雷达目标回波模拟过程中，雷达脉冲信号经过ADC模数转换后得到多个离散的a10……a4n+2a11……a4n+3[0063]由于采集的信号是基于雷达脉冲信号离散后获得的，雷达脉冲信号为正弦波信8[0067]将检波信号的上升沿时刻作为雷达脉冲信号的起始时刻。然而，从图1中可以看[0068]在进行雷达测距精度测试时需要利用检波法得到的雷达脉冲信号起始时刻计算达性能测试的可靠度降低这一问题，本发明提供一种雷达回波信号的检波方法，如图3所[0071]在本实施例中，结合图4来说明获得一个检波信号周期的原始模拟回波信号的多延迟处理数据分别进行幅度调制处理和多普勒调制处理，得到调制处理数据；在DUC到一个检波信号周期的原始模拟回波信号的多个离散数据点；在DAC(Digitaltoanalog[0072]检波信号周期是基于对雷达脉冲信号进行求模检波处理原始模拟回波信号的多个离散数据点是经过DUC模块处理后的一个检波信号周期的数据，9钟周期下对应的上升沿时刻为雷达脉冲信号的起始时刻。当然，通过上述方法可以检波处理时钟周期T2-T8下的检波值为“11111111”，检波处理时钟周期T9下的检波值为处理时钟周期下的检波信号的幅值设置为1；在加和运算结果不大于第三预设门限值的情点中只有1个采样点的幅值不为0时，可以利用第三预设门限值区分幅值全部为0的采样点检波信号的幅值设置为1，在加和运算结果不大于第三预设门限值的情况下将检波信号的到参考时钟周期，确定在参考时钟周期下的采样点的幅值未超过第一预设门限值的采样理时钟周期的后一个检波处理时钟周期下的采样点对应的检波值全部为1，则确定目标检[0080]将检波信号的上升沿时刻所在的检波处理时钟周期作为参考时钟周期，如图5所以利用第一预设门限值区分幅值为0的采样点和最小幅值的采样点，以便于在采样点的幅脉冲到达信号与FPGA时钟周期前沿的时间差值(真实到达时刻与FPGA处理的信号包络检波处理时钟周期的检波检测。延迟时钟周期的先后顺序排列，延迟时钟周期为采样时钟周期延迟预设时长后的时钟周[0091]基于图5所示的FPGA接收的8并行度ADC采集数据，经过图a10a1220……a8n+4a1321……a8n+5a1422……a8n+6a1523……a8n+7a15……a8n-1a10a1220……a8n+4a1321……a8n+5[0113]FPGA接收到ADC的数据后，利用DDC单元621进行数字下变频(DDC：DigitalDownConvertion)处理并利用检波单元622进行检波处理。DDC的作用是把中频信号进行正交解[0119]数据获取模块701，用于获得一个检波信号周期的原始模拟回波信号的多个离散波处理时钟周期下的检波信号的幅值设置为0；基于多个连续的检波处理时钟周期下的检下的采样点对应的检波值全部为1，则确定目标检波处理时钟周期的起始时刻为检波信号[0127]检波延迟时长确定模块703，用于将采样时钟周期与参考采样点的个数的乘积作[0128]延迟处理模块704，用于基于检波延迟时长对数据集合中的离散数据点进行延迟[0134]本申请是参照根据本申请实施例的方法、系统和计算机程序产品的流程图和/或程图一个流程或多个流程和/或方框图一个方框或多个方框中指定