2026四川绵阳启赛微电子有限公司招聘设计工程师岗位测试笔试历年参考

2026四川绵阳启赛微电子有限公司招聘设计工程师岗位测试笔试历年参考第一部分：单项选择题1.在CMOS工艺中，随着MOS管尺寸的按比例缩小，为了保持器件性能不受影响，通常电源电压也需要相应降低。然而，电源电压的降低会直接导致以下哪项电路特性的恶化？A.功耗B.噪声容限C.开关速度D.集成度2.在数字IC设计中，关于静态时序分析（STA），下列说法正确的是？A.STA需要输入测试向量才能进行。B.STA只能分析同步电路，无法处理异步路径。C.STA主要关注建立时间和保持时间是否满足。D.STA比动态仿真（SPICE）更精确，因此常用于后仿真验证。3.某NMOS管工作在饱和区，其漏极电流与栅源电压的关系遵循平方律。若增加10%，则大约增加？A.10%B.20%C.21%D.100%4.在VerilogHDL中，下列关于阻塞赋值（=）和非阻塞赋值（<=）的描述，错误的是？A.阻塞赋值在执行时会立即更新目标变量的值。B.非阻塞赋值在always块中执行时，值更新发生在时间步结束时。C.在时序逻辑建模中，推荐使用非阻塞赋值。D.在组合逻辑建模中，推荐使用非阻塞赋值以避免竞争冒险。5.以下关于锁存器与触发器的区别，说法不正确的是？A.锁存器是电平敏感，而触发器是边沿敏感。B.锁存器通常由门电路构成，而触发器通常由锁存器构成。C.在FPGA/ASIC设计中，通常推荐使用锁存器以节省资源。D.锁存器容易产生毛刺，在静态时序分析中较难处理。6.一个理想的运算放大器具有无穷大的开环增益、无穷大的输入阻抗和零输出阻抗。在实际CMOS运放设计中，为了提高增益，通常采用什么结构？A.共源级B.共栅级C.套筒式或折叠式共源共栅D.源极跟随器7.在SRAM存储单元中，通常使用多少个晶体管构成一个存储位？A.1TB.4TC.6TD.8T8.关于亚稳态，下列描述正确的是？A.亚稳态是指触发器输出不确定在0还是1的状态，且恢复时间不确定。B.亚稳态可以通过增加电源电压完全消除。C.只要满足建立时间和保持时间，亚稳态就绝对不会发生。D.异步FIFO设计中不需要考虑亚稳态问题。9.在深亚微米工艺中，互连线的寄生参数对电路延迟的影响越来越大。以下哪种效应在长互连线中尤为显著？A.自热效应B.天线效应C.RC延迟效应D.闩锁效应10.若一个系统的时钟频率为500MHz，时钟周期为2ns。假设组合逻辑的传播延迟为0.8ns，触发器的（时钟到Q延迟）为0.2ns。请问该系统的建立时间裕量是多少？A.1.0nsB.1.2nsC.0.8nsD.0.6ns11.在模拟电路中，密勒效应会导致输入电容显著增加。为了减小密勒效应的影响，通常采用哪种组态？A.共源极B.共栅极C.共漏极D.差分对12.下列哪种测试方法主要用于检测芯片制造过程中的物理缺陷，如短路和开路？A.功能测试B.边界扫描测试C.IDDQ测试D.性能测试13.在数字逻辑综合中，约束文件（SDC）起到了关键作用。以下哪项不是SDC文件的主要内容？A.定义时钟B.定义输入输出延迟C.定义加载/驱动单元D.定义晶体管的W/L尺寸14.关于低功耗设计技术，动态功耗的表达式为？A.=B.=C.=D.=15.在流水线设计中，流水线寄存器的主要作用是？A.增加电路的面积B.提高系统的时钟频率C.减少电路的功耗D.消除所有的竞争冒险16.以下关于CMOS反相器的直流传输特性，当输入电压==A.NMOS线性区，PMOS线性区B.NMOS饱和区，PMOS饱和区C.NMOS截止区，PMOS饱和区D.NMOS饱和区，PMOS线性区17.在Verilog中，`timescale1ns/1pscale表示？A.时间精度为1ns，时间单位为1psB.时间单位为1ns，时间精度为1psC.仿真延迟最小为1nsD.仿真总时间为1ps18.跨导放大器（OTA）是模拟集成电路的核心模块。衡量其性能的重要指标“单位增益带宽（GBW）”主要取决于？A.第一级输出阻抗B.主极点位置C.尾电流源和输入对管跨导的比值D.电源电压19.在芯片封装中，SignalIntegrity（信号完整性）问题主要包括反射、串扰、振铃和开关噪声。其中，反射主要由什么引起？A.驱动阻抗与传输线阻抗不匹配B.电源纹波过大C.地弹D.相邻线间距过近20.以下关于状态机编码风格，哪种编码方式虽然使用的触发器资源较多，但有利于译码且不易产生毛刺？A.二进制编码B.格雷码C.独热码D.约翰逊码第二部分：多项选择题1.下列哪些是SoC（片上系统）设计中常见的IP核类型？A.CPU核（如ARM,RISC-V）B.存储器（SRAM,DRAM）C.标准逻辑单元库D.模拟PLL（锁相环）2.导致CMOS电路静态功耗（漏电流功耗）的主要原因包括？A.亚阈值漏电流B.栅极漏电流C.栅氧漏电流D.结漏电流3.在物理设计中，为了解决时序违例，可以采取哪些措施？A.增加驱动强度B.插入BufferC.修改逻辑结构以减少级数D.调整单元摆放位置以减少线延迟4.VerilogSystemVerilog断言主要用于？A.功能覆盖B.形式验证C.动态仿真调试D.自动生成测试激励5.下列哪些属于差分放大器的优点？A.能抑制共模干扰B.线性度比单端放大器好C.偏置电路简单D.电源抑制比（PSRR）高6.关于时钟树综合（CTS），以下描述正确的有？A.目标是使时钟信号同时到达所有寄存器B.通常使用平衡的H-tree或Mesh结构C.CTS会引入额外的功耗和面积D.CTS完成后，HoldTime违例通常更容易解决7.在模拟集成电路设计中，产生自激振荡的条件是？A.环路增益|B.相位裕度小于45度C.相位裕度等于0度D.电路存在正反馈8.以下哪些技术可以用于提高SRAM的读出速度？A.采用位线预充电B.使用灵敏放大器C.降低字线电阻D.增加存储单元的晶体管尺寸9.数字后端流程包括哪些主要步骤？A.布局规划B.布局C.布线D.时钟树综合E.寄生参数提取与签核10.针对设计中的复位策略，下列说法合理的有？A.异步复位，同步释放B.全局复位信号必须经过Buffer树C.复位信号要保证足够的宽度D.所有的寄存器都必须使用复位第三部分：填空题1.摩尔定律指出，集成电路上的晶体管数量大约每________个月翻一番。2.在CMOS工艺中，N阱通常用于制作________型MOSFET。3.某二进制数为1011(无符号)，其对应的十进制值为________。4.若时钟频率f=200MHz5.在理想情况下，一个10位ADC的分辨率约为________dB（提示：6.02n6.串行通信接口SPI中，通常有四根线：SCK,MOSI,MISO和________。7.静态随机存取存储器（SRAM）是利用________来存储数据的，只要不断电数据就能保持。8.在时序路径中，DataArrivalTime减去________等于SetupSlack。9.MOSFET的小信号参数中，代表________，代表________。10.为了消除毛刺，常用的方法是在输出端接一个________，或者使用________电路。11.在Verilog中，`ifdef`...`else`...`endif`属于________编译指令。12.差分信号的电压摆幅通常是单端信号的________倍，在相同电源电压下能提供更好的动态范围。13.在版图设计中，________规则用于检查金属线的最小宽度、最小间距等几何限制。14.锁相环（PLL）主要由鉴相器（PD）、________（LF）和压控振荡器（VCO）组成。15.若一个8位有符号补码数为10000000，其对应的十进制真值为________。第四部分：判断题1.在同步设计中，任何时钟域之间的数据交互都必须使用异步FIFO或握手协议，否则会产生亚稳态风险。（）2.动态功耗只与电路的开关活动有关，与电路的静态逻辑状态无关。（）3.增加MOS管的沟道长度（L）可以增加其输出阻抗，从而提高本征增益，但会降低速度。（）4.Verilog中的`reg`变量在综合后一定会生成寄存器（触发器）。（）5.建立时间违例通常可以通过降低时钟频率来修复，而保持时间违例则不能。（）6.全差分运放不需要共模反馈电路（CMFB）也能正常工作。（）7.在数字系统中，格雷码之所以常用于FIFO指针的传递，是因为它在任意时刻只有一位发生变化，从而减少了误码率。（）8.芯片设计中的ECO（EngineeringChangeOrder）通常是在流片后对金属层进行修改以修复Bug。（）9.采样定理指出，采样频率必须大于或等于信号最高频率的2倍才能无失真地恢复原信号。（）10.静态功耗随着工艺节点的进步（如从28nm到7nm），其占总功耗的比例通常会下降。（）第五部分：计算与分析题1.CMOS反相器电路分析已知一个CMOS反相器，电源电压=3.3V。NMOS管的阈值电压=0.7V，PMOS管的阈值电压=−(1)求该反相器的逻辑阈值电压（即=时的电压）。(2)当输入电压=1.52.时序分析计算某同步时序电路包含两个触发器FF1和FF2，中间级联组合逻辑电路。已知参数：时钟周期=10触发器时钟到输出延迟=1组合逻辑最大延迟=6ns触发器建立时间=1.5触发器保持时间=0.5时钟偏斜=0.5(1)请计算建立时间裕量，并判断是否满足时序要求。(2)请计算保持时间裕量，并判断是否满足时序要求。3.Verilog代码分析阅读以下Verilog代码片段，分析其功能，并画出输出信号`q`相对于输入信号`clk`和`rst_n`以及`data_in`的时序图（假设初始状态为0，输入序列data_in在前4个时钟周期依次为1,0,1,1）。```verilogmoduleseq_det(inputclk,inputrst_n,inputdata_in,outputregq);reg[2:0]shift_reg;always@(posedgeclkornegedgerst_n)beginif(!rst_n)beginshift_reg<=3'b000;q<=1'b0;endelsebeginshift_reg<={shift_reg[1:0],data_in};if(shift_reg==3'b101)q<=1'b1;elseq<=1'b0;endendendmodule```4.放大器增益计算假设有一个单级共源极放大器，负载为理想电流源（即阻抗无穷大），输出节点对地的总寄生电容为。输入管M1的跨导为，输出电阻为。(1)写出该放大器的低频直流电压增益的表达式。(2)若在输出端并联一个电阻，写出此时的增益表达式。(3)写出该放大器的主极点频率的表达式。第六部分：编程与设计题1.Verilog实现：带复位的移位寄存器请用Verilog实现一个参数化的移位寄存器。要求如下：参数`WIDTH`定义数据位宽，默认为8。参数`DEPTH`定义移位深度，默认为4。具有同步复位功能（高电平有效）。每个时钟周期，数据向左移动一位（最高位丢弃），最低位输入新数据`din`。输出为整个移位寄存器的当前值。2.Verilog实现：模60计数器设计一个模60的BCD码计数器，用于时钟的分秒计数。输入：clk,rst_n。输出：[3:0]sec_l(秒个位),[3:0]sec_h(秒十位)。要求：计数从00到59，循环计数。rst_n低电平异步复位。3.有限状态机设计（FSM）设计一个“1101”序列检测器。输入：clk,rst_n,data_in(串行数据)。输出：match_out(当检测到连续序列“1101”时，输出一个时钟周期的高电平)。要求：使用Moore型状态机或Mealy型状态机皆可，画出状态转移图并写出Verilog代码。序列可以重叠（例如：1101101，第二个“1101”的前一个“1”是前一个“1101”的后一个“1”）。第七部分：简答题1.请简述静态功耗和动态功耗的物理来源，并列举至少三种降低功耗的常用技术。2.什么是“建立时间”和“保持时间”？如果建立时间不满足，会发生什么现象？如果保持时间不满足，会发生什么现象？3.在模拟IC版图设计中，什么是“闩锁效应”？请画出其寄生结构示意图（文字描述路径），并说明在版图中通常采用哪些方法来防止闩锁效应？4.请解释“串扰”在高速数字电路中的成因，以及它对信号完整性的影响。如何通过布线策略来减小串扰？===================答案与解析===================第一部分：单项选择题1.答案：B解析：随着电源电压降低，噪声容限通常会减小。虽然功耗和速度也会受到影响，但噪声容限的恶化直接关系到电路的抗干扰能力和可靠性，是低压设计面临的主要挑战之一。2.答案：C解析：STA是StaticTimingAnalysis，它不依赖于输入测试向量，而是通过遍历所有可能的时序路径来分析建立时间和保持时间。它可以处理同步和异步路径（尽管异步路径需要特殊约束）。STA比SPICE快得多，但精度稍低，主要用于全芯片时序签核。3.答案：C解析：饱和区电流公式∝(−。设初始系数为k，电压增加10%，即变为1.1(4.答案：D解析：在组合逻辑建模中，推荐使用阻塞赋值（=）。如果使用非阻塞赋值，虽然综合结果可能正确，但在仿真中容易产生由于RTL行为与综合结果不一致导致的问题，特别是在同一个always块中多次赋值时。5.答案：C解析：在ASIC/FPGA设计中，通常避免使用锁存器，除非是特定的高性能设计或存储单元。锁存器会使STA变得复杂，且容易产生毛刺。综合工具通常将推断出的锁存器视为Warning或Latchinferred。6.答案：C解析：套筒式或折叠式共源共栅结构通过增加输出阻抗（将增大倍），从而显著提高单级放大器的增益（=−）。7.答案：C解析：标准的6管（6T）SRAM单元由2个交叉耦合的反相器（4管）和2个存取管构成，是业界最主流的选择。8.答案：A解析：亚稳态是指触发器在特定条件下（数据在建立/保持时间窗口内变化），输出进入介于0和1之间的逻辑电平，且该状态保持时间不定。虽然增加电源电压可以改善，但不能完全消除。异步FIFO必须使用格雷码或同步器来处理跨时钟域的亚稳态。9.答案：C解析：随着工艺缩小，金属线电阻增加，线间电容增加。长互连线表现为分布RC网络，其延迟与长度的平方成正比（Elmoredelay模型），RC延迟成为主要瓶颈。10.答案：A解析：建立时间裕量=时钟周期-(逻辑延迟++)。这里假设题目未给出具体值，但通常裕量计算是−ath−。如果题目暗示仅需计算数据到达时间与周期差，则2−(0.8+11.答案：B解析：共栅极组态输入阻抗低，可以屏蔽输入端的米勒电容，因此在宽带放大器或作为级联单元使用时，能有效改善频率响应。12.答案：C解析：IDDQ测试测量静态电源电流。CMOS电路在静态时电流极小，若存在物理缺陷（如短路），静态电流会显著增大。13.答案：D解析：SDC（SynopsysDesignConstraints）用于定义时序环境（时钟、延迟、IO特性）。晶体管的W/L尺寸属于电路设计或版图设计范畴，不由SDC直接定义，综合工具根据面积/时序/功耗约束自动选择具体尺寸（从标准单元库中）。14.答案：A解析：动态功耗公式P=15.答案：B解析：流水线通过将长组合逻辑切分为多个阶段，并在中间插入寄存器，减少了每一级的逻辑延迟，从而可以提高系统的整体时钟频率。16.答案：B解析：在CMOS反相器的电压传输特性（VTC）中，当==17.答案：B解析：`timescale时间单位/时间精度。单位是仿真的基本计时单位，精度是延迟的最小分辨率。18.答案：C解析：单位增益带宽GBW≈/19.答案：A解析：根据传输线理论，当驱动阻抗与传输线特性阻抗不匹配时，信号会在末端发生反射。20.答案：C解析：独热码每个状态对应一个触发器，译码逻辑最简单（只需检查对应位），速度快，且状态跳变时只有两位变化（旧态清零，新态置位），虽然资源消耗大，但在FPGA中常被推荐使用。第二部分：多项选择题1.答案：ABCD解析：SoC设计集成了数字IP（CPU）、存储IP、模拟混合信号IP（PLL,ADC/DAC）以及基础单元库。2.答案：ABCD解析：随着工艺进入纳米级，各种漏电机制（亚阈值、栅极泄漏、栅感应漏极泄漏GIDL、结漏电）都成为静态功耗的主要来源。3.答案：ABCD解析：修复Setup违例需要缩短路径延迟：增大驱动、插Buffer、逻辑重构、减少线长。修复Hold违例通常需要增加延迟（插Buffer）或调整布线增加延迟。4.答案：ABC解析：SVA用于验证属性，收集功能覆盖率，辅助调试。它不用于生成激励（激励通常由TB或定向测试生成）。5.答案：ABD解析：差分放大器具有高共模抑制比，良好的线性度（奇次谐波抵消），高电源抑制比。偏置电路通常与单端放大器一样复杂或更复杂（需要尾电流源）。6.答案：ABC解析：CTS目的是平衡时钟到达时间。它消耗功耗和面积。CTS主要解决Setup违例，对Hold违例帮助有限，甚至可能引入新的Hold违例（因为skew变大了）。7.答案：AC解析：巴克豪森判据：环路增益模≥1，相位移为28.答案：AB解析：预充电和灵敏放大器是SRAM快速读出的关键技术。降低字线电阻有助于但不是核心逻辑；增加晶体管尺寸会增加面积和功耗，通常不作为首选提速手段。9.答案：ABCDE解析：标准数字后端流程包括Floorplanning,Placement,CTS,Routing,STA/Sign-off。10.答案：ABC解析：异步复位同步释放是标准做法。复位树很重要。复位信号宽度必须大于复位脉冲宽度。并非所有寄存器都需要复位（例如FIFO内部RAM、某些流水线中间寄存器），复位网络太大会导致congestion。第三部分：填空题1.答案：18-24（通常指18或24）2.答案：P（或PMOS）3.答案：114.答案：55.答案：61.96（6.02×6.答案：CS/SS/CS_n（ChipSelect）7.答案：触发器（或锁存器）8.答案：RequiredTime（或DataRequiredTime）9.答案：跨导，输出电阻10.答案：采样寄存器，滤波11.答案：条件编译12.答案：213.答案：设计规则（DRC,DesignRules）14.答案：环路滤波器（LoopFilter）15.答案：-128第四部分：判断题1.答案：正确解析：单比特信号跨时钟域必须处理，多位数据总线必须使用FIFO或握手协议以保证数据完整性。2.答案：正确解析：动态功耗P∝αf3.答案：正确解析：增加L会增加（∝L），从而增加本征增益。但下降，且寄生电容增加，速度变慢。4.答案：错误解析：`reg`只是一种数据类型。在`always@(posedgeclk)`中生成触发器，在`always@(*)`中生成锁存器或组合逻辑（如果赋值完整）。5.答案：正确解析：Setup违例是因为数据来得太晚，降低时钟频率（延长周期）可以让数据有更多时间到达。Hold违例是因为数据变得太快，相对于时钟沿，降低频率（周期变长）并不改变同一周期内数据与时沿的相对时序关系，无法解决Hold违例。6.答案：错误解析：全差分运放需要共模反馈电路来稳定输出共模电平，因为差分反馈只控制差模信号，对共模电平是开环的。7.答案：正确解析：格雷码相邻码元只有一位不同，即使采样点对齐有偏差，也只会导致误判为相邻状态，而不会产生巨大的错误跳变，适合异步指针传递。8.答案：正确解析：ECO（工程变更）通常指在金属层修改连线来修复功能或时序错误，避免重新进行全流程流片。9.答案：正确解析：奈奎斯特采样定理。10.答案：错误解析：随着工艺缩小，阈值电压降低，亚阈值漏电流急剧增加，静态功耗占总功耗的比例显著上升。第五部分：计算与分析题1.解：(1)对于CMOS反相器，当==根据=：(因为=，开方得：−−−2=(2)当=1.5NMOS：=1.5V。=0.7此时处于线性区还是饱和区取决于。由于是反相器，=。如果饱和，应该较高。假设饱和，则≥−⇒PMOS：=−=3.3−1.5=−由于(1.5此时NMOS工作在线性区（深线性，相当于电阻），PMOS工作在饱和区（电流源负载）。2.解：(1)建立时间裕量计算：数据到达时间=注意：如果时钟到达FF2晚（正skew），对于建立时间是有害的（因为数据到达后，要等更久才能采样）。或者公式：+这里=+atim利用通用公式：SS因为裕量>0，所以满足建立时间要求。(2)保持时间裕量计算：保持时间要求：数据不能变得太快，必须在时钟沿之后保持时间。公式：S注意：如果Capture时钟晚（正skew），对于保持时间是有利的（因为采样晚了，数据有更多时间保持）。S因为裕量>0，所以满足保持时间要求。3.解：该代码实现了一个移位寄存器，并在检测到寄存器值为`101`时输出高电平。注意：`shift_reg`更新是非阻塞的，比较用的是更新前的值。初始：shift_reg=000,q=0。Cycle1:data_in=1。shift_reg变为001。比较000!=101。q=0。Cycle2:data_in=0。shift_reg变为010。比较001!=101。q=0。Cycle3:data_in=1。shift_reg变为101。比较010!=101。q=0。Cycle4:data_in=1。shift_reg变为011。比较101==101。q=1。时序图描述：clk:周期性方波。rst_n:初始低后拉高。data_in:1,0,1,1。q:前3个周期为0，第4个周期变为1。4.解：(1)理想电流源负载，阻抗无穷大。=(2)并联电阻，总负载=//=(3)主极点位于输出节点。==其中为输出节点的总对地电阻。第六部分：编程与设计题1.Verilog代码：```verilogmoduleparam_shift_reg#(parameterWIDTH=8,parameterDEPTH=4)(inputclk,inputrst,//高电平同步复位input[WIDTH-1:0]din,outputreg[WIDTH*DEPTH-1:0]dout);always@(posedgeclk)beginif(rst)begindout<={WIDTH*DEPTH{1'b0}};endelsebegin//左移：高位丢弃，低位移入//dout[WIDTH-1:0]是最低的WIDTH位dout<={dout[WIDTH*DEPTH-1:WIDTH],din};endendendmodule```2.Verilog代码：```verilogmodulecounter_mod60(inputclk,inputrst_n,outputreg[3:0]sec_l,outputreg[3:0]sec_h);always@(posedgeclkornegedgerst_n)beginif(!rst_n)beginsec_l<=4'd0;sec_h<=4'd0;endelsebeginif(sec_l==4'd9)beginsec_l<=4'd0;if(sec_h==4'd5)beginsec_h<=4'd0;endelsebeginsec_h<=sec_h+1'b1;endendelsebeginsec_l<=sec_l+1'b1;endendendendmodule```3.Verilog代码（Moore型）：```verilogmodulesequence_detector(inputclk,inputrst_n,inputdata_in,outputregmatch_out);//状态定义localparamS0=3'd0;localparamS1=3'd1;//收到1localparamS2=3'd2;//收到11localparamS3=3'd3;//收到110localparamS4=3'd4;//收到1101reg[2:0]state,next_state;//状态跳转always@(posedgeclkornegedgerst_n)beginif(!rst_n)state<=S0;elsestate<=next_state;end//下一状态逻辑与输出逻辑always@(*)beginnext_state=S0;match_out=1'b0;case(state)S0:beginif(data_in)next_state=S1;elsenext_state=S0;endS1:beginif(data_in)next_state=S2;elsenext_state=S0;//10,重置，但注意题目要求重叠，若序列是1101101//1101之后，下一个1是新序列的开始？//序列1101。收到1->S1。收到1->S2。收到0->S3。收到1->S4。//重叠情况：若处于S4(收到1101)，如果下一位是1，则新序列开始是1(上一位的1)。//所以S4收到1应跳转S1。endS2:beginif(data_in)next_state=S2;//111,保持最后两个11elsenext_state=S3;