CN114925823B 一种卷积神经网络压缩方法及边缘侧fpga加速器 （南京航空航天大学）_第1页
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一种卷积神经网络压缩方法及边缘侧FPGA本专利提供了一种卷积神经网络的压缩方法包括包括一种有利于硬件加速的新型细粒度比，通过超参数P控制剪枝过程中的分组大小以对卷积神经网络中所有的非零权重进行量化至2二维矩阵的两个维度分别对应权重参数矩阵WL的输入通道和反向传播时，用梯度更新WL而非i:对于暂时未被设置为需要剪枝的卷积层和全连接层，其前向计算与权重缓冲区、输入特征图缓冲区和输出特征图缓冲区用于临时存放从内激活与池化模块在卷积层或全连接层的输出通道结果计算完成后，从权重寄存器组用于辅助稀疏计算加速模块的稀疏计算加速模块中脉动阵列的行数和列数受边缘侧FPGA加速器的所述的稀疏计算加速模块中脉动阵列的行数和列数与边缘侧FPGA加速器中DSP资源的3设置原始的已经训练好的卷积神经网络中所有层都为3.根据权利要求2所述的一种卷积神经网络边缘侧FP4式设备上的部署，基于FPGA的卷积神经网络加速设计已经成为学术界和工业界研究的重高的性能与能效。本专利通过提出的增量动态剪枝及重训练方法，使得VGG-16网络在ImageNet数据集上能够达到16×的压缩比且准确率仅下降1.4最高能够达到64×的压5[0007]采用提出的细粒度剪枝方法对选定的需要剪枝的所有卷积层和全连接层进行动[0011]如第L层的k×k卷积层当前被设置为被剪枝层，则其权重参数矩阵WL铺平成k×k[0022]再递增地设置p层卷积层为被剪枝层，进行动态剪枝及重训练直到规定的重训练[0028]控制模块包含指令读取子模块、指令译码子模块以及连接其6[0039]图5为本专利实施例提供的加速器中稀疏计算加速模块的结构示意图(N＝1,M=7用的权重是WL与TL的逐位相乘结果而反向计算时是对WL而非进行更新。动态剪枝体通过WL与TL的逐位相乘得到剪枝后的权重矩速模块的部分和累加器中取出结果进行ReLu操作或池化操作，再写入输出结果缓冲区中，8向下移动至下一个部分和寄存器。稀疏计算加速模块的输入/输出并行度小于卷积层的输入/输出通道数，且每次加载的权值是k×k卷积核的某个位置的参数(如k×k矩阵左上角)低成本、低功耗的边缘侧FPGA开发板Ultra96v2为例。此FPGA的片上资源有，LUT数量为[0061]以上方程组中R×C为脉动阵列中使用的DSP数量；R×M/N为稀疏计算加速模块的R1224384[0064]这3个可行解中，Solution1由剪枝带来的压缩比为64×,这样巨大的压压缩比，总压缩比为64×；实验表明，VGG-16网络在64×压缩比下，准确率下降7.7％。

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