集成电路设计

1第一章集成电路设计概述1.1集成电路的发展1.2集成电路设计流程及设计环境1.3集成电路制造途径1.4集成电路设计知识范围21.1947年12月16日,美国贝尔实验室(Bell-Lab)WilliamShockley领导的研究小组发现了晶体管效应。2.1948年6月向全世界公布。3.1956年，W.Shockley等人因此获得诺贝尔物理奖,“fortheirresearchesonsemiconductorsandtheirdiscoveryofthetransistoreffect”图1.1最原始的点接触式晶体管1.1集成电路的发展图1.1最原始的点触式晶体管3硅时代的飞跃—集成电路的诞生Fig1.2JackKilby’sfirstIntegratedCircuits(IC)oftheworld图1.2JackKilby发明的世界上第一块集成电路4图1.5一个12英寸(300mm)晶圆与人脸大小的对比关心工艺线5摩尔定律(Moore’sLaw)Moore'slaw:thenumberofcomponentsperICdoublesevery18months.6认识晶圆和集成电路7裸片8封装，成品9应用10集成电路技术发展趋势1）特征尺寸：微米

亚微米

深亚微米纳米，目前集成电路已经实现特征尺寸2007年的65nm、2010年的45nm、2013年的32nm和预计2016年22nm的量产；2）晶圆的尺寸增加,当前的主流晶圆的尺寸已经从8英寸迈向12英寸；3）集成电路的规模不断提高,CPU(P-IV)已超过4000万晶体管,第四代酷睿ICPU,晶体管数量在14.8亿；4）集成电路的速度不断提高,人们已经用65nmCMOS工艺做出了40Gbit/s的高速数字电路和60GHz的射频电路；11集成电路技术发展趋势5）集成电路复杂度不断增加，系统芯片或称芯片系统SoC(System-on-Chip)成为开发目标；6)模拟数字混合集成向电路设计工程师提出挑战；7）设计可行性与可靠性将得到提高；8）电路设计、工艺制造、封装的分立运行为发展无生产线（Fabless）和无芯片（Chipless）集成电路设计提供了条件，为微电子领域发展知识经济提供了条件。121.1集成电路的发展1.2集成电路设计流程

1.3集成电路制造途径1.4集成电路设计知识范围第一章

集成电路设计概述131.集成电路发展的前三十年中，设计、制造和封装都是集中在半导体生产厂家内进行的，称之为一体化制造(IDM，IntegratedDeviceManufacture)的集成电路实现模式。2.近十年以来，电路设计、工艺制造和封装开始分立运行，这为发展无生产线（Fabless）集成电路设计提供了条件，为微电子领域发展知识经济提供了条件。IDM与Fabless集成电路实现

1.代工单位将经过前期开发确定的一套工艺设计文件PDK（ProcessDesignKits）传送给设计单位，这是一次信息流过程。PDK文件包括工艺电路模拟用的器件SPICE参数、版图设计用的层次定义、设计规则、晶体管/电阻/电容等元件/通孔（Via）/焊盘等基本结构的版图、与设计工具关联的设计规则检查DRC（DesignRuleCheck）、参数提取（EXTraction）和版图电路图对照LVS（LayoutVsSchematic）用的文件。14集成电路的设计流程2.设计单位根据研究项目提出的技术指标，在自己掌握的电路和系统知识基础上，利用PDK提供的工艺数据和CAD/EDA工具，进行电路设计、电路仿真和优化、版图设计、设计规则检查DRC、参数提取和版图电路图对照LVS，最终生成以GDS-II格式保存的版图文件，传送给代工单位。15集成电路的设计流程3.代工单位根据设计单位提供的GDS-II格式的版图数据，首先制作掩模（Mask），将版图数据定义的图形固化到由铬板等材料制成的一套掩模上。一张掩模对应于版图设计中的一层图形，同时也对应于芯片制作中的一道或多道工艺。

正是在一张张掩模的参与下，工艺工程师完成芯片的流水式加工，将版图数据定义的图形最终有序地固化到芯片上。这一过程通常简称为“流片”。16集成电路的设计流程17无生产线与代工的关系LayoutChipProcessDesignkitsInternetFoundryFablessChip181.1集成电路的发展1.2集成电路设计流程1.3集成电路制造途径1.4集成电路设计知识范围第一章

集成电路设计概述19国内可用Foundry厂家1.华晶和上华2.华虹NEC3.上海贝岭4.中芯国际5.苏州联华(UMC)6……20表1境外可用Foundry工艺厂家Peregrine(SOI/SOS)Vitesse(GaAs/InP)IBM/Jazz(SiGe)OMMIC(GaAs)Win(稳懋)(GaAs)Agilent(CMOS)AMS(CMOS/BiCMOS)UMC(联华)(CMOS/BiCMOS)OrbitSTM(CMOS/BiCMOS)Dongbu(东部)Chartered(特许)(CMOS/BiCMOS)TSMC(台积电)(CMOS/BiCMOS)美国欧洲韩国新加坡台湾21芯片工程与多项目晶圆计划

多项目晶圆MPW（Multi-ProjectWafer）技术是集成电路研发机构为降低芯片开发成本而引入的芯片制造技术。MPW技术把几到几十种工艺上兼容的单个芯片拼装到一个宏芯片（Macro-Chip）上，然后以步进的方式排列到一到多个晶圆上。这样可使昂贵的制版和硅片加工费用由几十种芯片分担。SingleIC

Macro-ICWafer22多项目晶圆技术Chip1Chip1Chip6Chip2Chip5Chip4Chip3$30000$30000<$5000如果同时加工6种芯片，则每种芯片的制造费用就可以根据面积分摊，可以减少到单独制造时的1/6，从而极大地降低芯片制造成本。

231.1集成电路的发展1.2集成电路设计流程及设计环境1.3集成电路制造途径1.4集成电路设计知识范围24集成电路设计知识范围系统知识计算机/通信/信息/控制等学科电路知识模拟/数字/模数混合/RFIC/MMIC工具知识

随着设计自动化程度的提高，出现了如Cadence、Synopsis和MentorGraphics等开发电子设计自动化（EDA）软件的专业公司。从功能验证、逻辑分析和综合、电路分析到版图设计都有多家公司提供的多种类型软件工具的支持。2526在逻辑电路级从事设计的工程师就需要掌握VHDL或VerilogHDL等硬件描述语言及相应的分析和综合工具；在晶体管级从事电路设计的工程师就需要掌握SPICE或类似的电路分析工具；设计版图时则需要掌握版图设计工具。4）工艺知识

IC设计工程师需要掌握IC设计所用元器件的特性和物理数学模型，了解制造工艺的基本原理和过程，关心每一步工艺对元器件和电路性能的影响。读懂代工工艺厂家提供的设计文件（DesignKits），挖掘出工艺的潜力，充分利用好工艺进行电路设计。2728第二章IC制造材料结构与理论2.1集成电路材料

2.2半导体基础知识2.3PN结与结型二极管2.4双极型晶体管2.5MOS晶体管29材料按导电性能可以分为导体、半导体和绝缘体三类。表2.1集成电路制造所应用到的材料分类2.1集成电路材料30半导体材料在集成电路的制造中起着根本性的作用

1.掺入杂质可改变半导体的电导率2.热敏效应：当半导体受到外界热的刺激时，其导电能力将发生显著变化。

3.光电效应：光照也可以改变半导体的电导率硅，砷化镓和磷化铟是最基本的三种半导体材料312.1.1硅(Si)基于硅的多种工艺技术：双极型晶体管（BJT）结型场效应管（J-FET）P型、N型MOS场效应管双极CMOS（BiCMOS）价格低廉，占领了90％的IC市场322.1.2砷化镓(GaAs)能工作在超高速超高频，其原因在于这些材料具有更高的载流子迁移率，和近乎半绝缘的电阻率GaAs的优点:fT可达150GHz/可制作发光器件/工作在更高的温度/更好的抗辐射性能GaAs工艺的三种有源器件:MESFET,HEMT和HBT332.1.3磷化铟(InP)能工作在超高速超高频三种有源器件:MESFET,HEMT和HBT广泛应用于光纤通信系统中发出的激光波长范围覆盖了玻璃光纤的最小色散（1.3um）和最小衰减（1.55um）的两个窗口342.1.4绝缘材料SiO2、SiON和Si3N4是IC系统中常用的几种绝缘材料功能包括：充当离子注入及热扩散的掩膜器件表面的钝化层电隔离352.1.5金属材料金属材料有三个功能：1.形成器件本身的接触线

2.形成器件间的互连线3.形成焊盘36半导体表面制作了金属层后，根据金属的种类及半导体掺杂浓度的不同，可形成

肖特基型接触或欧姆接触如果掺杂浓度较低，金属和半导体结合面形成肖特基型接触，构成肖特基二极管。如果掺杂浓度足够高，以致于隧道效应可以抵消势垒的影响，那么就形成了欧姆接触(双向低欧姆电阻值)。器件互连材料包括

金属，合金，多晶硅，金属硅化物37在Si基VLSI技术中，由于Al几乎可满足金属连接的所有要求，被广泛用于制作欧姆接触及导线。在纯金属不能满足一些重要的电学参数、达不到可靠度的情况下，IC金属化工艺中采用合金。因为铜的电阻率比铝的电阻率低,以铜代铝成为了半导体技术发展的趋势。基于金的金属化工艺和半绝缘衬底及多层布线系统的组合有一个优点，即芯片上传输线和电感有更高的Q值。38两层与多层金属布线IC系统至少采用两层金属布线。第一层金属主要用于器件各个极的接触点及器件间的部分连线，这层金属通常较薄，较窄，间距较小。第二层主要用于器件间及器件与焊盘间的互联，并形成传输线。寄生电容大部分由两层金属及其间的隔离层形成。多数IC工艺中使用3层以上的金属。最上面一层通常用于供电及形成牢固的接地。其它较高的几层用于提高密度及方便自动化布线。392.1.6多晶硅多晶硅与单晶硅都是硅原子的集合体。多晶硅特性随结晶度与杂质原子而改变。非掺杂的多晶硅薄层实质上是半绝缘的，电阻率为300W·cm。通过不同杂质的组合，多晶硅的电阻率可被控制在500—0.005W·cm。在MOS及双极器件中，多晶硅用来制作栅极、形成欧姆接触、基本连线、薄PN结的扩散源、高值电阻等。40半导体材料系统是指不同质（异质）的几种半导体(GaAs与AlGaAs,InP与InGaAs和Si与SiGe等)组成的层结构。应用:制作异质结双极性晶体管HBT。制作高电子迁移率晶体管HEMT。制作高性能的LED及LD。2.1.7材料系统41半导体/绝缘体材料系统半导体/绝缘体材料系统是半导体与绝缘体相结合的材料系统。其典型代表是绝缘体上硅(SOI:SiliconOnInsulator)。SOI:在器件的有源层和衬底之间的隔离层厚，电极与衬底之间的寄生电容大大的减少，SOI器件的速度更快，功耗更低。422.1集成电路材料2.2半导体基础知识2.3PN结与结型二极管2.4双极型晶体管2.5MOS晶体管第二章 IC制造材料结构与理论43

2.2.1半导体的晶体结构固体材料分为两类：晶体和非晶体。从外观看晶体有一定的几何外形，非晶体没有一定的形状。

用来制作集成电路的硅、锗等都是晶体，而玻璃、橡胶等都是非晶体。442.2.2本征半导体与杂质半导体本征半导体是一种完全纯净的、结构完整的半导体晶体。但是，当半导体的温度升高或受到光照等外界因素的影响时，本征激发所产生的自由电子和空穴数目是相同的。在外加电场作用下，电子和空穴的运动方向相反，但由于电子和空穴所带电荷相反，因而形成的电流是相加的，即顺着电场方向形成电子和空穴两种漂移电流。45杂质半导体根据掺入杂质性质的不同，杂质半导体可以分为N型半导体和P型半导体。46P型半导体掺入少量的3价元素，如硼、铝或铟，有3个价电子，形成共价键时，缺少1个电子，产生1个空位。空穴为多数载流子，电子为少数载流子。3价杂质的原子很容易接受价电子，称为“受主杂质”。47N型半导体掺入少量的5价元素，如磷、砷或锑，有5个价电子，形成共价键时，多余1个电子。电子为多数载流子，空穴为少数载流子。在半导体内产生多余的电子，称为“施主杂质”。482.1了解集成电路材料2.2半导体基础知识2.3PN结与结型二极管2.4双极型晶体管2.5MOS晶体管第二章 IC制造材料结构与理论492.3.1PN结的扩散与漂移由于两种半导体内带电粒子的正、负电荷相等，所以半导体内呈电中性。图2.2PN结的形成50扩散运动由于PN结交界面两边的载流子浓度有很大的差别，载流子就要从浓度大的区域向浓度小的区域扩散。P区中的空穴向N区扩散，在P区中留下带负电荷的受主杂质离子；而N区中的电子向P区扩散，在N区中留下带正电荷的施主杂质离子。在紧靠接触面两边形成了数值相等、符号相反的一层很薄的空间电荷区，称为耗尽层，这就是PN结。51图2.3平衡状态下的PN结在耗尽区中正负离子形成了一个电场ε，其方向是从带正电的N区指向带负电的P区的。这个电场一方面阻止扩散运动的继续进行；另一方面，将产生漂移运动，即进入空间电荷区的空穴在内建电场ε作用下向P区漂移，自由电子向N区漂移。

漂移运动和扩散运动方向相反。动态平衡时，扩散电流和漂移电流大小相等、方向相反，流过PN结的总电流为零。扩散电流漂移电流扩散：浓度差漂移：电场

522.3.2PN结型二极管(a)图2.4PN结二极管(a)结构(b)符号(c)I-V特性曲线53PN结电学特性

具有单向导电性，即正向外加电压作用下，电流呈指数规律急剧增加；在反向电压作用下，最多只有一个很小的反向电流流通。542.3.3肖特基结二极管图2.5

金属与半导体接触

加反向电压时，金属到半导体的电子流占优势，形成从半导体到金属的反向电流。当反向电压提高，由于从金属到半导体的电子流是恒定的，反向电流将趋于饱和。可见，阻挡层具有类似于PN结的伏安特性。

金属与半导体在交界处形成阻挡层。以N型半导体为例，当在金属端外加正电压时，形成一股从金属到半导体的正向电流，该电流是由N型半导体中多数载流子电子构成的。55基于GaAs和InP的MESFET和HEMT器件中，其金属栅极与沟道材料之间形成的结就属于肖特基结。因此，它们的等效电路中通常至少包含栅-源和栅-漏两个肖特基结二极管。562.3.4欧姆型接触在半导体器件与集成电路制造过程中，半导体元器件引出电极与半导体材料的接触也是一种金属-半导体结。但是我们希望这些结具有双向低欧姆电阻值的导电特性，也就是说，这些结应当是欧姆型接触，或者说，这里不应存在阻挡载流子运动的“结”。工程中，这种欧姆接触通过对接触区半导体的重掺杂来实现。理论根据是：通过对半导体材料重掺杂，使集中于半导体一侧的结（金属中有更大量的自由电子）变得如此之薄，以至于载流子可以容易地利用量子隧穿效应相对自由地传输。572.1集成电路材料2.2半导体基础知识

2.3PN结与结型二极管2.4双极型晶体管2.5MOS晶体管第二章 IC制造材料结构与理论582.4双极型晶体管基本结构与工作原理由于双极型晶体管有两个PN结，所以它有四种不同的工作状态。（1）发射结正偏，集电结反偏时，为放大工作状态；（2）发射结正偏，集电结也正偏时，为饱和工作状态；（3）发射结反偏，集电结也反偏时，为截止工作状态；（4）发射结反偏，集电结正偏时，为反向工作状态。59电流放大作用放大状态下内部载流子的传输：1.发射结的注入2.基区中的输运与复合3.集电区的收集

电子电流双极型晶体管的放大作用用正向电流放大倍数βF来描述：βF=IC/IB

602.1集成电路材料2.2半导体基础知识2.3PN结与结型二极管2.4双极型晶体管2.5MOS晶体管第二章 IC制造材料结构与理论61工作原理：如果没有任何外加偏置电压，这时，从漏到源是两个背对背的二极管。它们之间所能流过的电流就是二极管的反向漏电流。在栅电极下没有导电沟道形成。如果把源漏和衬底接地，在栅上加一足够高的正电压，从静电学的观点看，这一正的栅电压将要排斥栅下的P型衬底中的空穴而吸引电子。电子在表面聚集到一定浓度时，栅下的P型层将变成N型层，即呈现反型层。N反型层与源漏两端的N型扩散层连通，就形成以电子为载流子的导电沟道。2.5MOS晶体管62引起沟道区产生强表面反型层的最小栅电压，称为阈值电压VT。往往用离子注入技术改变沟道区的掺杂浓度，从而改变阈值电压。阈值电压VT63根据阈值电压不同，常把MOS器件分成增强型和耗尽型两种器件。对于N沟MOS器件而言，将阈值电压VT＞0的器件称为增强型器件，阈值电压VT＜0的器件，称为耗尽型器件。在CMOS电路里，全部采用增强型的NMOS和PMOS。64图2.9

(a)Vgs>VT,Vds=0V(b)Vgs>VT,Vds<Vgs-VT(c)Vgs>VT,Vds>Vgs-VT沟道不再伸展到漏极，处于夹断状态，夹断处的电压降保持在Vds>Vgs-VT

。（一）三个区域65描述NMOS器件性能的理想表达式为：（二）

表达式

Vgs>VT,Vds<Vgs-VT

Vgs>VT,Vds>Vgs-VT66第3章集成电路基本工艺3.1外延生长3.2掩模版的制造3.3光刻原理与流程

3.4氧化3.5淀积与刻蚀3.6掺杂原理与工艺673.1外延生长(Epitaxy)外延生长的目的半导体工艺流程中的基片是抛光过的晶圆基片,直径在50到300mm(2-12英寸)之间,厚度约几百微米。尽管有些器件和IC可以直接做在未外延的基片上,但大多数器件和IC都做在经过外延生长的衬底上。原因是未外延过的基片性能常常不能满足要求。外延的目的是用同质材料形成具有不同的掺杂种类及浓度,因而具有不同性能的晶体层。外延也是制作不同材料系统的技术之一。外延生长后的衬底适合于制作有各种要求的器件与IC,且可进行进一步处理。681.液态生长(LPE:LiquidPhaseEpitaxy)LPE意味着在晶体衬底上用金属性的溶液形成一个薄层。在加热过的饱和溶液里放上晶体,再把溶液降温,外延层便可形成在晶体表面。原因在于溶解度随温度变化而变化。LPE是最简单最廉价的外延生长方法，在化合物器件制造中有广泛的应用，但其外延层的质量不高。大部分AlGaAs/GaAs和InGaAsP/InP器件可用LPE来制作,但是当前LPE逐渐被VPE,MOVPE（金属有机物）,MBE(分子束）法代替。692.气相外延生长(VPE:VaporPhaseEpitaxy)VPE是指所有在气体环境下在晶体表面进行外延生长的技术的总称。在不同的VPE技术里，卤素(Halogen)传递生长法在制作各种材料的沉淀薄层中得到大量应用。任何把至少一种外延层生成元素以卤化物形式在衬底表面发生卤素析出反应从而形成外延层的过程都可归入卤素传递法，它在半导体工业中有尤其重要的地位（卤化反应）。用这种方法外延生长的基片，可制作出很多种器件，如GaAs，GaAsP，LED管，GaAs微波二极管，大部分的Si双极型管，LSI及一些MOS逻辑电路等。70Si基片的卤素生长外延在一个反应炉内的SiCl4/H2系统中实现：在水平的外延生长炉中，Si基片放在石英管中的石墨板上，SiCl4，H2及气态杂质原子通过反应管。在外延过程中，石墨板被石英管周围的射频线圈加热到1500-2000度，在高温作用下，发生SiCl4+2H2

Si+4HCl

的反应，释放出的Si原子在基片表面形成单晶硅，典型的生长速度为0.5~1

m/min。713.金属有机物气相外延生长(MOVPE:MetalorganicVaporPhaseEpitaxy）III-V材料的MOVPE中，所需要生长的III，V族元素的源材料以气体混和物的形式进入反应炉中已加热的生长区里，在那里进行热分解与沉淀反应。MOVPE与其它VPE不同之处在于它是一种冷壁工艺，只要将衬底控制到一定温度就行了。724.分子束外延生长(MBE:MolecularBeamEpitaxy)MBE在超真空中进行，基本工艺流程包含产生轰击衬底上生长区的III，V族元素的分子束等。MBE几乎可以在GaAs基片上生长无限多的外延层。这种技术可以控制GaAs，AlGaAs或InGaAs上的生长过程，还可以控制掺杂的深度和精度达到纳米极。经过MBE法，衬底在垂直方向上的结构变化具有特殊的物理属性。MBE的不足之处在于产量低。733.1外延生长3.2掩模版的制造3.3光刻原理与流程

3.4氧化3.5淀积与刻蚀3.6掺杂原理与工艺第3章集成电路基本工艺743.2掩模(Mask)的制版工艺1.掩模制造从物理上讲,任何半导体器件及IC都是一系列互相联系的基本单元的组合,如导体、半导体及基片不同层上形成的不同尺寸的隔离材料等。要制作出这些结构需要一套掩模。一个光学掩模通常是一块涂着特定图案铬薄层的石英玻璃片，一层掩模对应一块IC的一个工艺层。工艺流程中需要的一套掩模必须在工艺流程开始之前制作出来。制作这套掩模的数据来自电路设计工程师的版图。75什么是掩模？掩模是用石英玻璃做成的均匀平坦的薄片，表面上涂一层600

800nm厚的Cr层，使其表面光洁度更高，称之为铬板(Crmask)。76

整版及单片版掩模整版按统一的放大率印制，因此称为1X掩模。这种掩模在一次曝光中，对应着一个芯片阵列的所有电路的图形都被映射到基片的光刻胶上。单片版通常把实际电路放大5或10倍，故称作5X或10X掩模。这样的掩模上的图案仅对应着基片上芯片阵列中的一个单元。上面的图案可通过步进曝光机映射到整个基片上。77IC、Mask&Wafer图3.2Wafer782.图案发生器方法(PG:PatternGenerator)

在PG法中,规定layout的基本图形为矩形。任何版图都将分解成一系列各种大小、不同位置和方向的矩形条的组合。每个矩形条用5个参数进行描述:(X,Y,A,W,H)图3.379图案发生器方法(续)利用这些数据控制图中所示的一套制版装置。图3.4803.X射线制版由于X射线具有较短的波长，它可用来制作更高分辨率的掩模版。X-ray掩模版的衬底材料与光学版不同，要求对X射线透明，而不是可见光或紫外线，它们常为Si或Si的碳化物。Au的沉淀薄层可使得掩模版对X射线不透明。814.电子束扫描法(E-BeamScanning)

采用电子束对抗蚀剂进行曝光，由于高速的电子具有较小的波长，分辨率极高。先进的电子束扫描装置精度50nm，这意味着电子束的步进距离为50nm，轰击点的大小也为50nm。82电子束扫描法电子束扫描装置的用途: 制造掩模和直写光刻电子束制版的优点：

高精度电子束制版的缺点：

设备昂贵 制版费用高833.1外延生长3.2掩膜制作3.3光刻原理与流程

3.4氧化3.5淀积与刻蚀3.6掺杂原理与工艺第3章集成电路基本工艺843.3光刻原理与流程在IC的制造过程中，光刻是多次应用的重要工序。其作用是把掩模上的图型转换成晶圆上的器件结构。853.3.1光刻步骤一、晶圆涂光刻胶：清洗晶圆，在200

C温度下烘干1小时。目的是防止水汽引起光刻胶薄膜出现缺陷。待晶圆冷却下来，立即涂光刻胶。光刻胶有两种：正性(positive)与负性(negative)。正性胶显影后去除的是经曝光的区域的光刻胶，负性胶显影后去除的是未经曝光的区域的光刻胶。正性胶适合作窗口结构,如接触孔,焊盘等，而负性胶适用于做长条形状如多晶硅和金属布线等。光刻胶对大部分可见光灵敏，对黄光不灵敏，可在黄光下操作。晶圆再烘，将溶剂蒸发掉，准备曝光86涂光刻胶的方法光刻胶通过过滤器滴入晶圆中央，被真空吸盘吸牢的晶圆以2000

8000转/分钟的高速旋转，从而使光刻胶均匀地涂在晶圆表面。图3.687二、曝光:光源可以是可见光,紫外线,X射线和电子束。光量,时间取决于光刻胶的型号，厚度和成像深度。三、显影:晶圆用真空吸盘吸牢，高速旋转，将显影液喷射到晶圆上。显影后，用清洁液喷洗。四、烘干:将显影液和清洁液全部蒸发掉。光刻步骤883.3.2曝光方式1.接触式曝光方式中，把掩模以0.05

0.3ATM的压力压在涂光刻胶的晶圆上，曝光光源的波长在0.4

m左右。图3.789曝光系统(下图):点光源产生的光经凹面镜反射得到发散光束，再经透镜变成平行光束，经45

折射后投射到工作台上。图3.890接触式曝光方式的图象偏差问题原因:光束不平行、接触不密有间隙举例:

，y+2d=10

m,则有(y+2d)tg

=0.5

m图3.991掩模和晶圆之间实现

理想接触的制约因素掩模本身不平坦晶圆表面有轻微凸凹掩模和晶圆之间有灰尘922.非接触式曝光（1）接近式：接近式光刻系统中，掩模和晶圆之间有20

50

m的间隙。这样，磨损问题可以解决。但分辨率下降，当

时，无法工作。这是因为，根据惠更斯原理，如图所示，小孔成像，出现绕射，图形发生畸变。图3.1093非接触式曝光－缩小投影曝光系统（2）投影式：水银灯光源通过聚光镜投射在掩模上。掩模比晶圆小，但比芯片大得多。在这个掩模中，含有一个芯片或几个芯片的图案，称之为母版，即reticle。光束通过掩模后，进入一个缩小的透镜组，把母版上的图案，缩小5~10倍，在晶圆上成像。94缩小投影曝光系统示意图图3.11953.1外延生长3.2掩膜制作3.3光刻原理与流程

3.4氧化

3.5淀积与刻蚀3.6掺杂原理与工艺关心每一步工艺对器件性能的影响，读懂PDK，挖掘工艺潜力。第3章集成电路基本工艺96图3.12

场氧除了作为栅的绝缘材料外，二氧化硅在很多制造工序中可以作为保护层。在器件之间的区域，也可以生成一层称为“场氧”（FOX）的厚SiO2层，使后面的工序可以在其上制作互连线。3.4氧化973.1外延生长3.2掩膜制作3.3光刻原理与流程

3.4氧化

3.5淀积与刻蚀3.6掺杂原理与工艺关心每一步工艺对器件性能的影响，读懂PDK，挖掘工艺潜力。第3章集成电路基本工艺983.5淀积与刻蚀器件的制造需要各种材料的淀积。这些材料包括多晶硅、隔离互连层的绝缘材料以及作为互连的金属层。刻蚀的作用: 制作不同的器件结构，如线条、接触孔、台式晶体管、凸纹、栅等。被刻蚀的材料: 半导体，绝缘体，金属等。刻蚀的两种方法：

湿法和干法99湿法刻蚀首先要用适当(包含有可以分解表面薄层的反应物)的溶液浸润刻蚀面，然后清除被分解的材料.。如SiO2在室温下可被HF酸刻蚀。湿法刻蚀在VLSI制造中的问题:接触孔的面积变得越来越小,抗蚀材料层中的小窗口会由于毛细作用而使得接触孔不能被有效的浸润。是被分解的材料不能被有效的从反应区的小窗口内清除出来。100干法刻蚀

—分为：等离子体刻蚀,反应离子刻蚀RIE等RIE发生在反应炉中，基片(晶圆)被放在一个已被用氮气清洗过的托盘上，然后，托盘被送进刻蚀室中，在那里托盘被接在下方的电极上。刻蚀气体通过左方的喷口进入刻蚀室。RIE的基板是带负电的。正离子受带负电的基板吸引，最终以近乎垂直的方向射入晶体，从而使刻蚀具有良好的方向性。图3.12反应离子刻蚀RIE1013.1外延生长3.2掩模制作3.3光刻原理与流程

3.4氧化3.5淀积与刻蚀3.6掺杂原理与工艺关心每一步工艺对器件性能的影响，读懂PDK，挖掘工艺潜力。第3章集成电路基本工艺1023.6掺杂原理与工艺掺杂的目的是形成特定导电能力的材料区域,包括N型或P型半导体层和绝缘层，是制作各种半导体器件和IC的基本工艺。经过掺杂，原材料的部分原子被杂质原子代替。材料的导电类型决定于杂质的化合价。掺杂可与外延生长同时进行，也可在其后。例如，双极性硅IC的掺杂过程主要在外延之后，而大多数GaAs及InP器件和IC的掺杂与外延同时进行。1031.热扩散掺杂热扩散是最早也是最简单的掺杂工艺，主要用于Si工艺。施主杂质（五价元素)用P和As，受主杂质（三价元素)可用B。要减少少数载流子的寿命，也可掺杂少量的Au。Si02隔离层常被用作热扩散掺杂的掩膜。扩散过程中，温度与时间是两个关键参数。

在生产双极型硅IC时，至少要2次掺杂，一次是形成基区，另一次形成发射区。在基片垂直方向上的掺杂浓度变化对于器件性能有重要意义。1042.离子注入法离子注入技术是20世纪50年代开始研究，70年代进入工业应用阶段的。随着VLSI超精细加工技术的进展，现已成为各种半导体掺杂和注入隔离的主流技术。105离子注入机包含离子源，分离单元，加速器，偏向系统，注入室等。离子注入机图3.14106注入法的优缺点优点：掺杂的过程可通过调整杂质剂量及能量来精确的控制，杂质分布的均匀。可进行小剂量的掺杂。可进行极小深度的掺杂。较低的工艺温度，故光刻胶可用作掩模。可供掺杂的离子种类较多，离子注入法也可用于制作隔离岛。在这种工艺中，器件表面的导电层被注入的离子（如Ｏ+）破坏，形成了绝缘区。缺点：费用高昂。在大剂量注入时半导体晶格会被严重破坏并很难恢复。107第四章 集成电路器件工艺4.1 双极型集成电路的基本制造工艺4.2 MESFET和HEMT工艺4.3MOS工艺和相关的VLSI工艺4.4BiCMOS工艺108

集成电路的类型包括以双极型硅为基础的ECL技术、PMOS技术、NMOS技术、CMOS技术，双极型硅或硅锗异质结晶体管加CMOS的BiCMOS技术和GaAs技术。

目前占统治地位的是CMOS工艺，单纯采用双极型硅的ECL工艺仅在一定的场合得到应用，以锗硅异质结晶体管（HBT）为元件的ECL电路和BiCMOS电路，近年来在高频、高速和大规模集成方面都展现出优势。109图4.1几种IC工艺速度功耗区位图速度与功耗GaAs潜在速度最高，而CMOS可以做到功耗最小1104.1 双极型集成电路的基本制造工艺4.2 MESFET和HEMT工艺4.3MOS工艺和相关的VLSI工艺4.4BiCMOS工艺1114.1.1 双极型硅工艺早期的双极型硅工艺：NPN三极管图4.2123

缺点：①

较大的基区体电阻；②

较大的集电极串联电阻；③

较大的集电极寄生电容。112先进的双极型硅工艺：NPN三极管图4.2

减小晶体管水平与垂直尺寸来提高性能。双极型晶体管的最高速度取决于通过基区到集电极耗尽层的少数载流子的传输速度、主要器件电容及向寄生电容充放电的电流大小。113GaAs基同质结双极型晶体管并不具有令人满意的性能，而异质结双极型晶体管是指发射区、基区和集电区由禁带宽度不同的材料制成的晶体管。

在满足一定的放大系数的前提下，基区可以重掺杂，并且可以做得较薄，这样就减小了载流子的基区渡越时间，从而提高器件的截止频率fT，这正是异质结在超高速、超高频器件中的优势所在。4.1.2HBT工艺114AlGaAs/GaAs基异质结双极型晶体管图4.3GaAsHBT的剖面图○○○

首先重掺杂的N＋GaAs层作为掩埋集电极，其上部生成轻掺杂的N

层作为内集电区，从而减小基极与集电极的电容，提高击穿电压；

再向上，一层非常薄的P掺杂GaAs被用做基区；

最后，生成N掺杂AlGaAs层作为HBT的发射区。115InP基HBT

采用InP/InGaAs异质结制作，电子迁移率更高，开启电压更低，因此速度更高，功耗更低，性能优于GaAsHBT，特别适合用于实现光纤通信超高速IC。Si/SiGe的HBTSiGeHBT比硅双极性结型晶体管具有更高的速度，但其生产成本基本保持不变。重要的是，SiGeHBT可以与先进CMOS工艺相结合，形成SiGeBiCMOS。116第四章 集成电路器件工艺4.1 双极型集成电路的基本制造工艺4.2 MESFET和HEMT工艺4.3MOS工艺和相关的VLSI工艺4.4BiCMOS工艺1174.2 MESFET和HEMT工艺随着III/V化合物特别是GaAs工艺的发展，以MESFET和HEMT为基本元件的集成电路技术也得到了很大发展。MESFET直接在外延衬底上形成，而HEMT有复杂得多的层状结构。尽管如此，它们可以通过一个相似的等效电路建立模型，并具有相似的性能。对于电路设计者而言，它们都属于FET晶体管类型。1184.2 MESFET和HEMT工艺GaAs工艺：MESFET图4.5GaAsMESFET的基本器件结构欧姆欧姆肖特基金锗合金119MESFET增强型和耗尽型减小栅长提高导电能力120GaAs工艺：HEMT图4.6简单HEMT的层结构

栅长的减小大量的可高速迁移的电子121GaAs工艺：HEMT工艺的三明治结构图4.7DPD-QW-HEMT的层结构122图4.8PHEMT的小信号等效电路模型123不同材料系统的研究GaAsInPSiGe124与Si三极管相比，MESFET和HEMT的缺点为:跨导相对低；阈值电压较敏感于有源层的垂直尺寸形状和掺杂程度；驱动电流小；阈值电压变化大：由于跨导大，在整个晶圆上，BJT的阈值电压变化只有几毫伏，而MESFET，HEMT由于跨导小，要高十倍多。表4.3几种工艺的性能比较

125126第四章 集成电路器件工艺4.1 双极型集成电路的基本制造工艺4.2 MESFET和HEMT工艺4.3MOS工艺和相关的VLSI工艺4.4BiCMOS工艺127图4.9MOS工艺的分类

128认识MOSFET线宽(Linewidth),特征尺寸(FeatureSize)指什么？129MOS工艺的特征尺寸

(FeatureSize)特征尺寸:最小线宽

最小栅长

图4.101304.3.1PMOS工艺

早期的铝栅工艺1970年前，标准的MOS工艺是铝栅P沟道。图4.11

速度低，集成度低，只能制作寄存器等中规模集成电路。131Al栅MOS工艺缺点制造源、漏极与制造栅极采用两次掩膜步骤不容易对齐。这好比彩色印刷中，各种颜色套印一样，不容易对齐。若对不齐，彩色图象就很难看。在MOS工艺中，不对齐的问题，不是图案难看的问题，也不仅仅是所构造的晶体管尺寸有误差、参数有误差的问题，而是可能引起沟道中断，无法形成沟道，无法做好晶体管的问题。132Al栅MOS工艺的栅极位错问题图4.12133铝栅重叠设计栅极做得长，同S、D重叠一部分图4.13缺点：CGS、CGD都增大了。加长了栅极，增大了管子尺寸，集成度降低。134克服Al栅MOS工艺缺点的根本方法将两次MASK步骤合为一次。让D，S和G三个区域一次成形。这种方法被称为自对准技术。135自对准技术与标准硅工艺1970年，出现了硅栅工艺(采用了自对准技术）。多晶硅Polysilicon，原是绝缘体，经过重扩散，增加了载流子，可以变为导体，用作电极和电极引线。136标准硅栅PMOS工艺图4.14在硅栅工艺中，S、D、G是一次掩膜步骤形成的。先利用光阻胶保护，刻出栅极，再以多晶硅为掩膜，刻出S，D区域。那时的多晶硅还是绝缘体，或非良导体。经过扩散，杂质不仅进入硅中，形成了S和D，还进入多晶硅，使它成为导电的栅极和栅极引线。137硅栅工艺的优点l 自对准的，它无需重叠设计，减小了电容，提高了速度。l 无需重叠设计，减小了栅极尺寸，漏、源极尺寸也可以减小，即减小了晶体管尺寸，提高了速度，增加了集成度和电路的可靠性。138FET（FieldEffectTransisitor）按衬底材料区分有Si,GaAs,InP按场形成结构区分有 J/MOS/MES按载流子类型区分有 P/N按沟道形成方式区分有 E/D4.3.2 NMOS工艺139E-NMOS的结构示意图

图4.16E-NMOS的结构示意图140D-NMOS的结构示意图

图4.16D-NMOS的结构示意图141E-PMOS的结构示意图

图4.16E-PMOS的结构示意图142工作原理：在栅极电压作用下，漏区和源区之间形成导电沟道。这样，在漏极电压作用下，源区电子沿导电沟道行进到漏区，产生自漏极流向源极的电流。改变栅极电压，控制导电沟道的导电能力，使漏极电流发生变化。E-NMOS工作原理图143E-NMOS

工作原理图Vgs>Vt，Vds=0VVgs>Vt，Vds<Vgs-VtVgs>Vt，Vds>Vgs-Vt图4.17不同电压情况下E-NMOS的沟道变化144NMOS

工艺流程图4.18NMOS工艺的基本流程

145图4.19NMOS反相器电路图和芯片剖面示意图SDDS1464.3.3CMOS工艺进入80年代以来，CMOSIC以其近乎零的静态功耗显示出优于NMOS的特点，而更适于制造VLSI电路。加上工艺技术的发展，使得CMOS技术成为当前VLSI电路中应用最广泛的技术。CMOS工艺的标记特性阱/金属层数/特征尺寸1471

Poly-,P阱CMOS工艺流程148图4.20P阱CMOS剖面示意图149图4.21N阱CMOS剖面示意图150图4.22双阱CMOS工艺

（1）

（2）

（3）

（4）

P阱注入N阱注入衬底准备光刻P阱去光刻胶,生长SiO2151

（5）

（6）

（7）

（8）

生长Si3N4有源区场区注入形成厚氧多晶硅淀积152

（9）

（10）

（11）

（l2）

N+注入P+注入表面生长SiO2薄膜接触孔光刻153

（13）

淀积铝形成铝连线154第四章 集成电路器件工艺4.1 双极型集成电路的基本制造工艺4.2 MESFET和HEMT工艺4.3MOS工艺和相关的VLSI工艺4.4BiCMOS工艺155CMOS的主要优点是集成密度高而功耗低，工作频率随着工艺技术的改进已接近TTL电路，但驱动能力尚不如双极型器件，所以近来又出现了在IC内部逻辑部分采用CMOS技术，而I/O缓冲及驱动部分使用双极型技术的一种称为BiCMOS的工艺技术。4.4BiCMOS工艺156BiCMOS工艺技术大致可以分为两类：分别是以CMOS工艺为基础的BiCMOS工艺和以双极工艺为基础的BiCMOS工艺。一般来说，以CMOS工艺为基础的BiCMOS工艺对保证CMOS器件的性能比较有利，同样以双极工艺为基础的BiCMOS工艺对提高保证双极器件的性能有利。

影响BiCMOS器件性能的主要部分是双极部分，因此以双极工艺为基础的BiCMOS工艺用的较多。

157BiCMOS工艺下NPN

晶体管的俯视图

和剖面图1581.以P阱CMOS工艺为基础的

BiCMOS工艺

图4.21P阱CMOS-NPN结构剖面图

缺点:电流增益小；集电极串联电阻大；NPN管只能接固定电位1592.以N阱CMOS工艺为基础的

BiCMOS工艺

图4.22N阱CMOS-NPN体硅衬底结构剖面图

优缺点:基区厚度变薄,NPN管自由连接，但是集电极串联电阻还是很大160图4.23N阱CMOS-NPN外延衬底结构剖面图

改进：N阱下设置N+隐埋层,并P型外延衬底,目的：减小集电极串联电阻，提高抗闩锁性能改进1613.以双极性工艺为基础的BiCMOS工艺

162图4.26P阱BiCMOS横向纵向外延埋层高压大电流163图4.27以双极工艺为基础的双埋层双阱Bi-CMOS工艺的器件结构剖面图

掩埋层掩埋层改进:可提高CMOS器件的性能164第五章MOS场效应管的特性5.1MOS场效应管5.2MOS管的阈值电压5.3体效应 5.4

MOSFET的温度特性

5.5MOSFET的噪声5.6MOSFET尺寸按比例缩小5.7MOS器件的二阶效应

1655.1MOS场效应管

5.1.1MOS管伏安特性的推导两个PN结：1）N型漏极与P型衬底；2）N型源极与P型衬底。同双极型晶体管中的PN结一样，在结周围由于载流子的扩散、漂移达到动态平衡，而产生了耗尽层。一个电容器结构：栅极与栅极下面的区域形成一个电容器，是MOS管的核心。图5.1166MOSFET的三个基本几何参数栅长: L栅宽: W氧化层厚度: tox167MOSFET的三个基本几何参数Lmin、Wmin和tox

由工艺确定Lmin：MOS工艺的特征尺寸(featuresize)

决定MOSFET的速度和功耗等众多特性L和W由设计者选定通常选取L=

Lmin，由此，设计者只需选取WW影响MOSFET的速度，决定电路驱动能力和功耗168MOSFET的伏安特性:电容结构当栅极不加电压或加负电压时，栅极下面的区域保持P型导电类型，漏和源之间等效于一对背靠背的二极管，当漏源电极之间加上电压时，除了PN结的漏电流之外，不会有更多电流形成。当栅极上的正电压不断升高时，P型区内的空穴被不断地排斥到衬底方向。当栅极上的电压超过阈值电压VT，在栅极下的P型区域内就形成电子分布，建立起反型层，即N型层，把同为N型的源、漏扩散区连成一体，形成从漏极到源极的导电沟道。这时，栅极电压所感应的电荷Q为，

Q=CVge式中Vge是栅极有效控制电压。169非饱和时，在漏源电压Vds作用下，这些电荷Q将在

时间内通过沟道，因此有MOS的伏安特性

电荷在沟道中的渡越时间

为载流子速度，Eds=Vds/L为漏到源方向电场强度，Vds为漏到源电压。为载流子迁移率：µn

=650cm2/(V.s)

电子迁移率(nMOS)µp

=240cm2/(V.s)

空穴迁移率(pMOS)170MOSFET的伏安特性—方程推导非饱和情况下，通过MOS管漏源间的电流Ids为：=

'.

0

栅极-沟道间氧化层介电常数,

'=4.5,

0=0.88541851.10-11

C.V-1.m-1Vge是栅级对衬底的有效控制电压其值为栅级到衬底表面的电压减VT171当Vgs-VT=Vds时，满足:Ids达到最大值Idsmax，其值为Vgs-VT=Vds，意味着近漏端的栅极有效控制电压Vge=Vgs-VT-Vds=Vgs-Vds-VT=

Vgd-VT=0感应电荷为0，沟道夹断，电流不会再增大，因而，这个Idsmax就是饱和电流。MOS的伏安特性—漏极饱和电流172MOSFET特性曲线在非饱和区 ,是线性工作区在饱和区(Ids

与Vds无关)，所以MOSFET是平方律器件!173第五章MOS场效应管的特性5.1MOS场效应管5.2MOSFET的阈值电压5.3体效应 5.4

MOSFET的温度特性

5.5MOSFET的噪声5.6MOSFET尺寸按比例缩小5.7MOS器件的二阶效应

1745.2MOSFET的阈值电压VT阈值电压是MOS器件的一个重要参数。按MOS沟道随栅压正向和负向增加而形成或消失的机理，存在着两种类型的MOS器件：耗尽型(Depletion)：沟道在Vgs=0时已经存在。当Vgs“负”到一定程度时截止。一般情况，这类器件用作负载。增强型(Enhancement)：在正常情况下它是截止的，只有当Vgs“正”到一定程度，才会导通，故用作开关。175VT的组成概念上讲,VT就是将栅极下面的Si表面从P型Si变为N型Si所必要的电压。它由两个分量组成,即:

VT=Us+VoxUs:Si表面电位;

Vox:SiO2层上的压降。图5.51761.

Us的计算将栅极下面的Si表面从P/N型Si变为N/P型Si所必要的电压Us与衬底浓度Na有关。在半导体理论中，P型半导体的费米能级是靠近满带的，而N型半导体的费米能级则是靠近导带的。要想把P型变为N型，外加电压必须补偿这两个费米能级之差。所以有:图5.41772.

Vox的计算Vox根据右图从金属到氧化物到Si衬底Xm处的电场分布曲线导出:178VT的理想计算公式在工艺环境确定后，MOS管的阈值电压VT主要决定于：1.衬底的掺杂浓度Na。2.Cox179第五章MOS场效应管的特性5.1MOS场效应管5.2MOS管的阈值电压5.3体效应

5.4

MOSFET的温度特性

5.5MOSFET的噪声5.6MOSFET尺寸按比例缩小5.7MOS器件的二阶效应

1805.3MOSFET的体效应前面VT的推导都假设源极和衬底都接地，认为Vgs是加在栅极与衬底之间的。实际上，在许多场合，源极与衬底并不连接在一起。通常，衬底是接地的，但源极未必接地，源极不接地时对VT值的影响称为体效应(BodyEffect)。图5.6181图5.7某一CMOS工艺条件下，NMOS阈值

电压随源极-衬底电压的变化曲线

阈值电压的变化约为1.3V，如果不考虑该变化，设计就会出现严重问题。182图5.6NMOS管M2和M3源极不接地的情况

由于衬底偏置效应在多数数字电路中是不可避免的，电路设计者要根据需要采用合适的方法对阈值电压的变化加以补偿。183第五章MOS场效应管的特性5.1MOS场效应管5.2MOS管的阈值电压5.3体效应 5.4

MOSFET的温度特性

5.5MOSFET的噪声5.6MOSFET尺寸按比例缩小5.7MOS器件的二阶效应

1845.4MOSFET的温度特性MOSFET的温度特性主要来源于沟道中载流子的迁移率µ和阈值电压VT随温度而变化。185载流子的迁移率随温度变化的基本特征是：

T

µ

由于所以，T

gm

186阈值电压VT的绝对值同样也是随着温度的升高而减小：T

VT

VT(T)

(2

4)mV/°C5.4MOSFET的温度特性187影响

VT

的变化的两个因素：

1.衬底的杂质浓度Ni2.氧化层的厚度tox(Ni

,tox

)

VT(T)

188第五章MOS场效应管的特性5.1MOS场效应管5.2MOS管的阈值电压5.3体效应 5.4

MOSFET的温度特性

5.5MOSFET的噪声5.6MOSFET尺寸按比例缩小5.7MOS器件的二阶效应

1895.5MOSFET的噪声MOSFET的噪声来源主要有两部分：热噪声(thermalnoise)

闪烁噪声(flickernoise，1/f-noise)190MOSFET的噪声热噪声是由沟道内载流子的无规则热运动造成的，通过沟道电阻生成了热噪声电压veg(T，t)，其等效电压值可近似表达为

Df为所研究的频带宽度,T是绝对温度。设MOSFET工作在饱和区,gm可写为所以，结论：增加MOS的栅宽和偏置电流，可减小器件的热噪声。191闪烁噪声(flickernoise，1/f-noise)的形成机理：沟道处SiO2与Si界面上电子的充放电而引起。闪烁噪声的等效电压值可表达为K2是一个系数，典型值为3

1024V2F/Hz。因为

1，所以闪烁噪声被称之为1/f噪声。电路设计时，增加栅长W，可降低闪烁噪声。MOSFET的噪声192两点重要说明：1.有源器件的噪声特性对于小信号放大器和振荡器等模拟电路的设计是至关重要的；2.所有FET(MOSFET,MESFET等)的1/f噪声都高出相应的BJT的1/f噪声约10倍。这一特征在考虑振荡器电路方案时必须要给予重视。MOSFET的噪声(续)193第五章MOS场效应管的特性5.1MOS场效应管5.2MOS管的阈值电压5.3体效应 5.4

MOSFET的温度特性

5.5MOSFET的噪声5.6MOSFET尺寸按比例缩小5.7MOS器件的二阶效应

194MOSFET尺寸缩小对器件性能的影响MOSFET特性：非饱和区

饱和区195结论1：L

Ids

tox

Ids

L

+tox

Ids

减小L和tox引起MOSFET的电流控制能力提高结论2：W

Ids

P

减小W引起MOSFET的电流控制能力和输出功率减小结论3：(

L

+tox

+W

)

Ids=C

AMOS

同时减小L，tox和W，可保持Ids不变，但导致器件占用面积减小，电路集成度提高。总结论：缩小MOSFET尺寸是VLSI发展的总趋势！MOSFET尺寸缩小对器件性能的影响196减小L引起的问题：L

Vds=C

(Ech

，Vdsmax

)即在Vds

Vdsmax=VDD不变的情况下，减小L将导致击穿电压降低。解决方案：减小L的同时降低电源电压VDD。降低电源电压的关键：降低开启电压VT

MOSFET尺寸缩小对器件性能的影响图5.8197栅长、阈值电压、与电源电压L(m) 10 2 0.5 0.35 0.18VT(V)7-9 4 1 0.6 0.4VDD(V) 20 12 5 3.3 1.8198MOSFET的跨导gm和输出电导gds根据MOSFET的跨导gm的定义为：MOSFETI-V特性求得：MOSFET的优值:L

0

199MOSFET的动态特性，亦即速度，取决于RC网络的充放电的快慢，进而取决于电流源Ids的驱动能力，跨导的大小RC时间常数的大小充放电的电压范围，即电源电压的高低。MOSFET的动态特性和尺寸缩小的影响200MOSFET的速度可以用单级非门(反相器)的时延

D来表征。Scaling-down(L

,W

,tox

,VDD

)对MOSFET速度的影响：(L

，W

，tox

)

Ids

R基本不变,但是

VDD

结论：器件尺寸连同VDD同步缩小，器件的速度提高。MOSFET的动态特性和尺寸缩小的影响}201MOSFET尺寸按比例缩小的三种方案1)

恒电场(constantelectricalfield)2)

恒电压(constantvoltage)3)

准恒电压(Quasi-constantvoltage)202Scaling-down的三种方案采用恒电场缩减方案,缩减因子为

(>1)时,电路指标变化。203Scaling-down的三种方案MOSFET特征尺寸按

(

>1)缩减的众多优点：电路密度增加

2倍

VLSI,ULSI功耗降低

2倍

器件时延降低

倍

器件速率提高

倍线路上的延迟不变优值增加

2