电子基础技术实践 3

第6章触发器和时序逻辑电路电子技术基础理论与实践第6章触发器和时序逻辑电路6.1双稳态触发器6.2时序逻辑电路的基本概念6.3.时序逻辑电路的分析方法6.4计数器6.5数码寄存器与移位寄存器&&&&&&111&&&&时序逻辑电路组合逻辑电路&&&&第6章触发器和时序逻辑电路教学目标识别基本RS触发器、JK触发器、T触发器和D触发器的逻辑符号、特性方程。描述时序逻辑电路的结构特点和功能特点；区别寄存器和计数器逻辑功能和典型应用。电路的输出状态不仅取决于当时的输入信号，而且与电路原来的状态有关，当输入信号消失后，电路状态仍维持不变。这种具有存贮记忆功能的电路称为时序逻辑电路。时序逻辑电路的特点下面介绍双稳态触发器，它是构成时序电路的基本逻辑单元。6.1

触发器特点：1.有两个稳定状态0态和

1态；2.能根据输入信号将触发器置成0或1态；3.输入信号消失后，被置成的0或1态能保存下来，即具有记忆功能。双稳态触发器：是一种具有记忆功能的逻辑单元电路，它能储存一位二进制码。6.1.1RS触发器两互补输出端两输入端&QQ.G1&.G2SR反馈线触发器输出与输入的逻辑关系10“0”态（1）S=1，R

=01010QQ.G1&.&G2SR基本

RS触发器011100“1”态（2）S=0，R

=1QQ.G1&.&G2SR基本

RS触发器11设原态为“0”态010011保持为“0”态（3）S=1，R

=1QQ.G1&.&G2SR基本

RS触发器设原态为“1”态1110001触发器保持“1”态不变1

当S=1，

R=1时，触发器保持原来的状态，即触发器具有保持、记忆功能QQ.G1&.&G2SR基本

RS触发器基本RS

触发器状态表逻辑符号RD(ResetDirect)-直接置“0”端(复位端)SD(SetDirect)-直接置“1”端(置位端)QQSDRDSDRDQ100置0011置111不变保持00同时变1后不确定功能低电平有效2.钟控RS状态表00SR01010111不定次态保持现态—时钟到来前触发器的状态次态—时钟到来后触发器的状态动作特点：CP高电平时触发器状态由R、S确定QQSRCPSDRD

逻辑符号例：画出钟控RS

触发器的输出波形。不定不定CP高电平时触发器状态由R、S确定QQ01存在问题：时钟脉冲不能过宽，否则出现空翻现象,即在一个时钟脉冲期间触发器翻转一次以上。CP克服办法：采用JK

触发器或D

触发器2.钟控RS触发器触发器触发器---对脉冲边沿敏感的存储电路，在时钟脉冲的上升沿或下降沿的变化瞬间改变状态。

CP

CP

6.1.2D触发器逻辑符号D

Qn

Qn+1

功能00011011逻辑状态表0011置0置0置1置1逻辑式上升沿触发例：画出Q的波形。设触发器初态为0.6.1.2D触发器逻辑符号6.1.2

D触发器例：D

触发器工作波形图CPDQ上升沿触发翻转例：试对应输入波形画出Q

的波形。DCP74LS74双D触发器74LS74引脚图6.1.2D触发器RD(ResetDirect)-直接置“0”端(复位端)SD(SetDirect)-直接置“1”端(置位端)C11DCPQQC1D½74HC/HCT74低电平有效低电平有效Qn+1=D

CPQ6.1.2D触发器练习：画出Q的波形。设触发器初态为0.翻转Qn+1=D

CPQ6.1.2D触发器练习：画出Q的波形。设触发器初态为0.074LS74双D触发器74LS74引脚图每个芯片内有两个独立的D触发器CP上升沿()触发器翻转每个D有各自的置“0”端和置“1”端，低电平有效。D触发器逻辑符号DCPQQRDSD例：D

触发器工作波形图CPDQ上升沿触发翻转逻辑式6.1.3JK触发器逻辑符号下降沿触发00111001J

K

Qn

Qn+1

功能0001

1011逻辑状态表01010101保持置0置1翻转JK触发器的逻辑功能例：JK

触发器工作波形CPJKQ下降沿触发翻转CPJKQ0011011011保持翻转置0置1翻转例：画出Q的波形。设触发器初态为0.6.1.3JK触发器CPQ6.1.3JK触发器练习：画出Q的波形。设触发器初态为0。翻转低电平有效悬空高电平T’触发器例：JK

触发器工作波形CPJKQ下降沿触发翻转0011011011保持翻转置0置1翻转根据C下降沿前J、K的状态，确定下降沿后Q的状态集成JK触发器74HC11274HC/HCT112DualJKflip-flopwithsetandreset;negative-edgetrigger74LS112双JK触发器每个芯片内有两个独立的JK触发器每个JK

有各自的置0端(清零端)和置1端(预置端),低电平有效。CP下降沿()触发器翻转6.1.4

T触发器特性方程状态转换图特性表011101110000T逻辑符号6.1.5T′触发器逻辑符号特性方程时钟脉冲每作用一次，触发器翻转一次。T′触发器：当T触发器的T输入端固定接高电平时6.1.6不同触发器的比较1DC1Q_Q1J1KQ_QC11TC1Q_Q不同触发器功能的转换CP

已有触发器转换逻辑QQ待求触发器输入如何用D

触发器和门电路构成JK

触发器？组合电路DKJQn+1=D

课堂讨论1：JK触发器D触发器构成T触发器？Qn+1=D

组合电路DT

课堂讨论2：T触发器CPQ二分频课堂讨论2：D触发器构成T'触发器？6.2时序逻辑电路

时序电路的一般化模型FiniteStateMachine有限状态机FSM驱动方程输出方程状态方程Synchronous同步Asynchronous异步6.2时序逻辑电路(分类)(1)由逻辑图写出输出端的逻辑表达式(2)列真值表(3)分析逻辑功能组合逻辑时序逻辑(1)驱动方程、输出方程、状态方程(2)列状态转换表(3)画状态转换图(4)分析逻辑功能6.2.3同步时序逻辑电路分析（对比组合逻辑电路分析）时序电路时钟方程驱动方程状态表状态图时序图CP触发沿特性方程输出方程状态方程计算逻辑功能1236.2.3时序逻辑电路的分析（步骤）

1JC11K1JC11KCPFF0FF1Q1Q0A1Z....课堂讨论——分析时序逻辑电路的功能输出方程：Z＝Q1

Q0激励方程：J0

＝K0＝1J1

＝K1＝A⊕Q0状态方程：Q0n＋1＝

Q0nQ1n+1＝A⊕Q0n⊕

Q1nCP↓有效课堂讨论——分析时序逻辑电路的功能列状态表、状态图、时序图：000111100/00/00/00/11/01/11/01/0状态图11100100A=1A=0状态转换表10/100/101/011/000/010/011/001/0Q1Q0A/Z列状态表、状态图、时序图：000111100/00/00/00/11/01/11/01/0状态图Q1Q0A/ZA=0时A=1时电路进行加1计数电路进行减1计数Q1CPAQ0Z时序图000110110011100100进位借位课堂讨论——分析时序逻辑电路的功能根据状态转换表，画出波形图。1100011001111000010010110100X=1X=0Y10011100110110Q2Q1课堂讨论——分析时序逻辑电路的功能课堂讨论2——分析时序逻辑电路的功能课堂讨论2——分析时序逻辑电路的功能1.写出输出方程：2.写出驱动方程：

课堂讨论2——分析时序逻辑电路的功能

（6-3-4）

3.状态方程：4.状态转换图3.状态转换表该电路一共有3个状态00、01、10。当X=0时，按照加1规律从00→01→10→00循环变化，并每当转换为10状态（最大数）时，输出Z=1。当X=1时，按照减1规律从10→01→00→10循环变化，并每当转换为00状态（最小数）时，输出Z=1。所以该电路是一个可控的3进制计数器，当X=0时，作加法计数，Z是进位信号；当X=1时，作减法计数，Z是借位信号。课堂讨论3——分析时序逻辑电路的功能

课堂讨论3——分析时序逻辑电路的功能

输出方程：激励方程：状态方程：状态转换表课堂讨论3——分析时序逻辑电路的功能

由状态图可知：该电路一共有4个状态00、01、10、11，在时钟脉冲作用下，按照减1规律循环变化，所以是一个4进制减法计数器，Z是借位信号。状态转换表图波形图6.3计数器计数器是数字电路和计算机中广泛应用的一种逻辑部件，可累计输入脉冲的个数，可用于定时、分频、时序控制等。计数器的分类按数制不同二进制计数器十进制计数器N进制(任意进制)计数器按计数方式不同加法计数器减法计数器可逆计数(Up-DownCounter)按时钟控制方式不同同步计数器(Synchronous

)异步计数器(Asynchronous

)6.3.1二进制计数器按二进制的规律累计脉冲个数,它也是构成其它进制计数器的基础。要构成n位二进制计数器，需用n个具有计数功能的触发器。1.异步二进制计数器异步计数器：计数脉冲C不是同时加到各位触发器。最低位触发器由计数脉冲触发翻转，其他各位触发器有时需由相邻低位触发器输出的进位脉冲来触发，因此各位触发器状态变换的时间先后不一，只有在前级触发器翻转后,后级触发器才能翻转。

二进制数

Q2

Q1

Q0

000010012010301141005101611071118000计数脉冲数三位二进制加法计数器状态表

从状态表可看出：

最低位触发器来一个脉冲就翻转一次，高位触发器是在相邻的低位触发器由“1”

变“0”(低位有进位）时翻转。三位二进制减法计数器状态表二进制计数器：按二进制规律计数1.异步二进制计数器1010当J、K=1时，具有计数功能，每来一个脉冲触发器就翻转一次。CP计数脉冲三位异步二进制加法计数器J、Ｋ悬空表示J、K=1每来一个CP翻转一次

当相邻低位触发器由1变0时翻转下降沿触发翻转异步计数器连接原则异步二进制加法器工作波形2分频4分频8分频Q0Q1Q2每个触发器翻转的时间有先后，与计数脉冲不同步每经一个触发器，脉冲的周期就增加一倍，频率减为一半。1.异步二进制计数器用D触发器构成三位二进制异步加法器2、若构成减法计数器CP又如何连接？思考1、各触发器CP应如何连接？各D触发器已接成T´触发器，即具有计数功能？？1.异步二进制计数器

八进制异步减法计数器电路

(a)D

触发器构成；(b)JK触发器构成1.异步二进制计数器2.同步二进制计数器异步二进制加法计数器线路联接简单。各触发器是逐级翻转，因而工作速度较慢。同步计数器：计数脉冲同时接到各位触发器，各位触发器状态的变换与计数脉冲同步。同步计数器由于各触发器同步翻转，因此工作速度快。但接线较复杂。同步计数器组成原则:根据翻转条件，确定触发器级间连接方式—找出J、K输入端的联接方式。

二进制数

Q2

Q1

Q0

000010012010301141005101611071118000脉冲数(CP)二进制加法计数器状态表

从状态表可看出：最低位触发器FF0每来一个脉冲就翻转一次；FF1：当Q0=1时,再来一个脉冲则翻转一次；FF2：当Q0=Q1=1时，再来一个脉冲则翻转一次。2.同步二进制计数器计数脉冲数二进制数十进制数Q3Q2Q1Q0012345678000000010010001101000101011001111000012345678计数脉冲数二进制数十进制数Q3Q2Q1Q09101112131415100110101011110011011110111191011121314151600000四位二进制加法计数器的状态表四位二进制同步加法计数器级间连接的逻辑关系由J、K端逻辑表达式，可得出四位同步二进制计数器的逻辑电路。

触发器翻转条件

J、K端逻辑表达式J、K端逻辑表达式FF0每输入一C翻一次FF1FF2FF3J0=K0=1Q0=1J1=K1=Q0Q1=Q0=1J2=K2=Q1

Q0Q2=Q1=Q0=1J3=K3=Q2

Q1

Q0J0=K0=1J1=K1=Q0J2=K2=Q1

Q0J3=K3=Q2

Q1

Q0（加法）（减法）74LS161型4位同步二进制计数器(a)引脚排列；(b)逻辑符号

异步清零和同步并行置数2选1数据选择器1234567816151413121110974LVC161VCCTCQ0Q1Q2Q3CET

PECR

CP

D0

D1D2D3

CEP地＞CPCETCEPCRPETCD0D1D2D3Q0Q1Q2Q3CP74LVC161＞CETCEPCRPETCD0D1D2D3Q0Q1Q2Q3CP74LVC161输入输出清零预置计数使能时钟预置数据输入计数进位CEPCETCPD3D2D1D0Q3Q2Q1Q0CoL××××××××LLLLLHL××D3D2D1D0D3D2D1D0*HHL××××××保持*HH×L×××××保持LHHHH××××计数*和CP的关系？读懂74161功能表

清零置数

保持

计数11CPCPQ3Q2Q1Q0000001000120010……….8100091001………151111174161功能演示174161功能演示如何跳过16

9=7个状态？

11CP用74LVC161构成九进制加计数器CPQ3Q2Q1Q0000001000120010……….8100091001………151111(a)反馈清零法：111CP1用74LVC161构成九进制加计数器反馈清零法方法小结思路：步骤：1.写出状态SN

的二进制代码；2.求归零逻辑表达式；3.画连线图。当计数到SN

时，立即产生清零，使返回S0

状态。（瞬间即逝）11CP1如图连接是几进制？

仿真验证1

1

CP

1

CPQ3Q2Q1Q0000001000120010……….8100091001………151111(b)反馈置数法利用同步置数端构成九进制计数器思考：16个状态中选取9个连续状态有几种方法？？(b)反馈置数法用74LVC161构成九进制加计数器共有三类跳跃方法前9个状态0000→1000

无TC中间9个状态0011→1011

无TC后9个状态0111→1111

有TCCPQ3Q2Q1Q000000100012001030011401005010160110701118100091001101010111011121100131101141110151111☆前9个状态:用74LVC161构成九进制加计数器

1

1

CP

1

CPQ3Q2Q1Q000000100012001030011401005010160110701118100091001101010111011121100131101141110151111☆中间9个状态:1100分析：下图连接方式为几进制计数器11CP＞QQ

Q3PR0D2DETEPCP

1

74LVC161

0

12

Q

E

TC

C

D

1

D

3

C

C

1

1001101CPQ3Q2Q1Q000000100012001030011401005010160110701118100091001101010111011121100131101141110151111☆后9个状态用74LVC161构成九进制加计数器1

1

CP

1

111

讨论：计数器的模是多少？M=12N=16×16=256+0001CP00001111计数状态:00000000～11111111思考:如何用74LVC161构成的计数器？

讨论：分析下图是多少进制计数器(1)

(2)

00111100(1)(2)＞CPCETCEPCRPETCD0D1D2D3Q0Q1Q2Q3CP74LVC1611＞CPCETCEPCRPETCD0D1D2D3Q0Q1Q2Q3CP74LVC1611＞CETCEPCRPETCD0D1D2D3Q0Q1Q2Q3CP74LVC1611＞CETCEPCRPETCD0D1D2D3Q0Q1Q2Q3CP74LVC1611＞CPCETCEPCRPETCD0D1D2D3Q0Q1Q2Q3CP74LVC1611＞CPCETCEPCRPETCD0D1D2D3Q0Q1Q2Q3CP74LVC1611＞CETCEPCRPETCD0D1D2D3Q0Q1Q2Q3CP74LVC1611＞CETCEPCRPETCD0D1D2D3Q0Q1Q2Q3CP74LVC1611(1)(2)＞CPCETCEPCRPETCD0D1D2D3Q0Q1Q2Q3CP74LVC1611＞CPCETCEPCRPETCD0D1D2D3Q0Q1Q2Q3CP74LVC1611＞CPCETCEPCRPETCD0D1D2D3Q0Q1Q2Q3CP74LVC1611＞CPCETCEPCRPETCD0D1D2D3Q0Q1Q2Q3CP74LVC1611＞CETCEPCRPETCD0D1D2D3Q0Q1Q2Q3CP74LVC1611＞CETCEPCRPETCD0D1D2D3Q0Q1Q2Q3CP74LVC1611＞CPCETCEPCRPETCD0D1D2D3Q0Q1Q2Q3CP74LVC1611＞CPCETCEPCRPETCD0D1D2D3Q0Q1Q2Q3CP74LVC1611＞CPCETCEPCRPETCD0D1D2D3Q0Q1Q2Q3CP74LVC1611＞CPCETCE