集成电路设计试卷及答案10套

PAGE共5页第2页学号学号姓名密封线一、选择题（答案可能不唯一）（10分）1.在一般的制程中，下列材料集成电阻，方块电阻（SheetResistance）最大的是()A.扩散电阻B.阱电阻 C.多晶硅电阻D.铝层连线电阻2.下列关于Latchup效应说法不正确的是（）A.衬底耦合噪声是造成Latchup问题的原因之一。B.Latchup效应在电路上可以解释为CMOS集成电路中寄生三极管构成的正反馈电路。C.Latchup效应与两个寄生三极管的放大系数有关。D.Latchup效应与阱和衬底的掺杂浓度无关。3.耗尽型NMOS晶体管的阈值电压（）A．大于零 B．等于零 C．大于0.7V D．小于零4.在做集成电路的多晶硅电容设计时，要计算每个电容的容值，那么电容的面积大小是怎样计算的？（）A．第一层多晶硅的面积B.第二层多晶硅的面积C.二层多晶硅重叠后的面积5.下列关于DRC文件说明正确的是（）ADRC文件中定义了各个层之间的逻辑操作，关系操作等。BDRC的工作原理是统一的，因此一个DRC文件可以用于各种不同的DRC工具。CDRC文件是使用来指导工具对版图进行设计规则检查的脚本文件。二、名词解释：摩尔定律MOS工艺的特征尺寸(10分)三、画出MOSFET的基本结构，写出MOSFET的基本电流方程，为什么说MOSFET是平方率器件？(10分)四、简述MOSFET沟道长度调制效应，在电路设计中如何减小这一效应。(15分)五、计算只用第四层金属构成的焊盘对地电容及使用第四层金属和第三层金属的焊盘对地的电容。假设焊盘尺寸为75um×75um,所用的电容参数如下图所示。（10分）六、试述方块电容、方块电阻的概念；假设在版图设计中，采用多晶硅做电阻，版图尺寸是3微米乘6微米，如何连接能得到两种不同阻值的电阻，且两电阻间的差别是多少？（15分）七、证明下图所示的E/ENMOS放大器的电压增益的表达式为：，其中（W/L）1和（W/L）2分别表示M1和M2的宽长比。（10分）八、1)画出CMOS反相器的电路结构（包括衬底和N-Well端）。2)要使CMOS反相器有相同的上升、下降时间，NMOS和PMOS的尺寸要满足什么要求（假设它们的阈值电压绝对值相等）？3)写出电路的SPICE语言描述（栅长取1微米，栅宽取大于1微米合适参数，NMOS模型名NM1,PMOS模型名PM1,注意NMOS与PMOS的不同驱动能力）4)画出基本的版图(20分)

学号学号姓名密封线一、选择题（答案可能不唯一）（10分）1.在一般的制程中，下列材料集成电阻，方块电阻（SheetResistance）最大的是(B)A.扩散电阻B.阱电阻 C.多晶硅电阻D.铝层连线电阻2.下列关于Latchup效应说法不正确的是（AD）A.衬底耦合噪声是造成Latchup问题的原因之一。B.Latchup效应在电路上可以解释为CMOS集成电路中寄生三极管构成的正反馈电路。C.Latchup效应与两个寄生三极管的放大系数有关。D.Latchup效应与阱和衬底的掺杂浓度无关。3.耗尽型NMOS晶体管的阈值电压（D）A．大于零 B．等于零 C．大于0.7V D．小于零4.在做集成电路的多晶硅电容设计时，要计算每个电容的容值，那么电容的面积大小是怎样计算的？（C）A．第一层多晶硅的面积B.第二层多晶硅的面积C.二层多晶硅重叠后的面积5.下列关于DRC文件说明正确的是（AC）ADRC文件中定义了各个层之间的逻辑操作，关系操作等。BDRC的工作原理是统一的，因此一个DRC文件可以用于各种不同的DRC工具。CDRC文件是使用来指导工具对版图进行设计规则检查的脚本文件。二、名词解释：摩尔定律MOS工艺的特征尺寸(10分)摩尔（Moore）定律：MOS器件的体效应:集成电路的集成度，即芯片上晶体管的数目，每隔18个月增加一倍或每3年翻两番。MOS工艺的特征尺寸：指该MOS工艺能够实现的最小几何尺寸，通常用MOS器件的最小栅长来表征该MOS工艺的特征尺寸。三、画出MOSFET的基本结构，写出MOSFET的基本电流方程，为什么说MOSFET是平方率器件？(10分)图1MOS晶体管的基本结构线性区：Ids==·饱和区：Ids=·所以说MOSFET是平方率器件四、简述MOSFET沟道长度调制效应，在电路设计中如何减小这一效应。(15分)简化的MOS原理中，认为饱和后，电流不再增加。事实上，饱和区中，当Vds增加时，Ids仍然增加的。这是因为沟道两端的耗尽区的宽度增加了，而反型层上的饱和电压不变，沟道距离减小了，于是沟道中水平电场增强了，增加了电流。故器件的有效沟道长度为，L'=L式中是漏极区的耗尽区的宽度，如图1所示。= 6.52)其中VdsVDsat是耗尽区上的电压。如果衬底掺杂高，那么这种调制效应就减小了。图1沟道长度调制示意图五、计算只用第四层金属构成的焊盘对地电容及使用第四层金属和第三层金属的焊盘对地的电容。假设焊盘尺寸为75um×75um,所用的电容参数如下图所示。（10分）对只用第四层金属的焊盘，Ctot=752×6+75×4×15=38.25fF对使用了第四层金属和第三层金属的焊盘Ctot=752×9+75×4×(17＋15)=62.22fF六、试述方块电容、方块电阻的概念；假设在版图设计中，采用多晶硅做电阻，版图尺寸是3微米乘6微米，如何连接能得到两种不同阻值的电阻，且两电阻间的差别是多少？（15分）假定L=6μmW=3μm，则R=R*L/W=2R假定L=3μmW=6μm，则R=R*L/W=1/2R相差4倍关系。七、证明下图所示的E/ENMOS放大器的电压增益的表达式为：，其中（W/L）1和（W/L）2分别表示M1和M2的宽长比。（10分）图2八、1)画出CMOS反相器的电路结构（包括衬底和N-Well端）。2)要使CMOS反相器有相同的上升、下降时间，NMOS和PMOS的尺寸要满足什么要求（假设它们的阈值电压绝对值相等）？3)写出电路的SPICE语言描述（栅长取1微米，栅宽取大于1微米合适参数，NMOS模型名NM1,PMOS模型名PM1,注意NMOS与PMOS的不同驱动能力）4)画出基本的版图(20分)答：1)标准的CMOS反相器电路如图所示。图4标准的CMOS反相器2)有相同的上升、下降时间，两个电流必须相等，即Idsn=Isdp，所以如果n=p，且有Vtn=-Vtp，则有Vi=Vdd/2，但是，n(2-3)p，所以应有Wp/Lp2.5Wn/Lnvddvdd05vxcmospvovivddvddpm1L=1umW=5umxcmosnvovigndgndnm1L=1umW=2um4)图4标准的CMOS反相器版图

学号学号姓名密封线一、选择题（答案可能不唯一）（10分）1.在一般的制程中，下列材料集成电阻，方块电阻（SheetResistance）最小的是(C)A.扩散电阻B.阱电阻 C.多晶硅电阻D.铝层连线电阻2.双极型晶体管有（A）A．二个pn结。B．一个pn结。C．三个pn结。D．没有pn结3.增强型NMOS晶体管的阈值电压（A）A．大于零 B．等于零 C．大于0.7V D．小于零4.当NMOS器件工作在饱和区时，沟道出于_________状态。（D）A．积累 B．耗尽 C．导通 D．夹断5.下列关于Latchup效应说法正确的是（BC）A.衬底耦合噪声是造成Latchup问题的原因之一。B.Latchup效应在电路上可以解释为CMOS集成电路中寄生三极管构成的正反馈电路。C.Latchup效应与两个寄生三极管的放大系数有关。D.Latchup效应与阱和衬底的掺杂浓度无关。二、名词解释：DRCMOS工艺的特征尺寸(10分)DRC:设计规则检查DRC(DesignRuleCheck)的任务是检查发现设计中的错误。运行DRC，程序就按照Diva规则检查文件运行，发现错误时，会在错误的地方做出标记(mark)，并且做出解释(explain)。设计者就可以根据提示来进行修改。MOS工艺的特征尺寸：指该MOS工艺能够实现的最小几何尺寸，通常用MOS器件的最小栅长来表征该MOS工艺的特征尺寸。三、SOI材料是怎样形成的，有什么特点?(10分)SOI绝缘体上硅，可以通过氧隔离或者晶片粘结技术完成。特点：电极与衬底之间寄生电容大大减少，器件速度更快，功率更低。四、版图检查主要分为哪几个步骤，简述各步骤的作用。(15分)版图检查的任务大体分为以下几个过程：设计规则检查（DRC），电路提取，版图和电路图对照（LVS）。1）设计规则检查DRC设计规则检查DRC(DesignRuleCheck)的任务是检查发现设计中的错误。运行DRC，程序就按照Diva规则检查文件运行，发现错误时，会在错误的地方做出标记(mark)，并且做出解释(explain)。设计者就可以根据提示来进行修改。2）电路提取运行电路提取（CircuitExtraction）的软件可以生成版图的电路拓扑。这种拓扑关系的描述包括：元件和元件相连的节点清单，或者是节点和节点间连接的元件的清单。3）版图与电路图对照LVS版图检查的最有力的工具是版图与电路图对照LVS(Layout-vs.-Schematic)。LVS程序的一个输入文件是由电路图产生的元件表、网表和端点列表，另一个输入文件是从版图提取出来的元件表、网表和端点列表。通过LVS，所有元件的参数，所有网络的节点，元件到节点以及节点到元件的关系一一扫描并进行比较。输出的结果是将所有不匹配的元件，节点和端点都列在一个文件之中，并且在电路图和/或提取的版图中显示出来。五、推导N型MOS管线性区的输出电阻表达式。(10分) .36)将线性区公式对VDS进行微分，可求出线性区的输出电阻（即沟道电阻），微分后得到输出电导： 求倒数后得到沟道电阻RC，它近似为：六、对全互补标准CMOS逻辑两输入端“与非门”（15分）画出电路图写出布尔逻辑关系式F=写出传输逻辑关系式写出电路的SPICE语言描述（栅长取1微米，栅宽取大于1微米合适参数，NMOS模型名NM1,PMOS模型名PM1,注意NMOS与PMOS的不同驱动能力）画出基本版图七、构思一个基本电路如一个放大器,画出电路图,编写SPICE输入文件,执行分析,观察结果。（15分）图2.titleCH6-4 .include“models.sp” .globalvdd M1outin00nmosw=5ul=1.0u M2outinvddvddpmosw=5ul=1.0u Vccvdd05 Vinin0sin(0110G1ps0) .trans0.01u4u .printtransv(out) .end八、用Verilog语言编写RS触发器和D触发器的程序。（15分）同步RS触发器modulers_ff(clk,r,s,q,qb);inputr,s,clk;outputq,qb;regq;assignqb＝~ｑ;always@（posedgeclk）begincase({r,s})2’b00:q<=0；2’b01:q<=1;2’b10:q<=0;2’b11:q<=1’bx;endcaseendendmodule同步D触发器moduled_ff(clk,d,q,qb);inputd,clk;outputq,qb;regq;assignqb=~q;always@(posedgeclk）beginq<=d;endendmodule

学号学号姓名密封线一、选择题（答案可能不唯一）（10分）1.在一般的制程中，下列材料集成电阻，方块电阻（SheetResistance）最小的是()A.扩散电阻B.阱电阻 C.多晶硅电阻D.铝层连线电阻2.双极型晶体管有（）A．二个pn结。B．一个pn结。C．三个pn结。D．没有pn结3.增强型NMOS晶体管的阈值电压（）A．大于零 B．等于零 C．大于0.7V D．小于零4.当NMOS器件工作在饱和区时，沟道出于_________状态。（）A．积累 B．耗尽 C．导通 D．夹断5.下列关于Latchup效应说法正确的是（）A.衬底耦合噪声是造成Latchup问题的原因之一。B.Latchup效应在电路上可以解释为CMOS集成电路中寄生三极管构成的正反馈电路。C.Latchup效应与两个寄生三极管的放大系数有关。D.Latchup效应与阱和衬底的掺杂浓度无关。二、名词解释：DRCMOS工艺的特征尺寸(10分)三、SOI材料是怎样形成的，有什么特点?(10分)四、版图检查主要分为哪几个步骤，简述各步骤的作用。(15分)五、推导N型MOS管线性区的输出电阻表达式。(10分)六、对全互补标准CMOS逻辑两输入端“与非门”（15分）画出电路图写出布尔逻辑关系式写出传输逻辑关系式写出电路的SPICE语言描述（栅长取1微米，栅宽取大于1微米合适参数，NMOS模型名NM1,PMOS模型名PM1,注意NMOS与PMOS的不同驱动能力）画出基本版图七、构思一个基本电路如一个放大器,画出电路图,编写SPICE输入文件,执行分析,观察结果。（15分）八、用Verilog语言编写RS触发器和D触发器的程序。（15分）

学号学号姓名密封线一、选择题（答案可能不唯一）（10分）1.关于高宽长比MOS管的版图，下列说法正确的是()A.高宽长比MOS管通常采用Multi-finger的方式绘制。B.高宽长比MOS管采用Multi-finger后其源/漏极的面积会减少。C.高宽长比MOS管可以通过若干个小MOS管的并联形式绘制。D.高宽长比MOS管采用Multi-finger后其栅极电阻会减小。2.NMOS管的衬底接法正确的是()A．高电位； B．低电位；C．地。3.1965年，GordonMoore提出了著名的摩尔定律，指出：每三年晶体管的集成数目就会翻_________番。（）A．1； B．2；C．3；D．4。4.当有一反向偏置电压加在衬底和源之间时，耗尽区加宽，使得阈值电压（）A．增大 B．减小 C．不变 D．先增大后减小5.集成电路技术中，铜取代铝成为最主要的互连金属的主要原因是：（）A、铜具有更高的导电率；B、铜具有更低的导电率；C、铜更容易刻蚀加工；D、铜具有更好热导率。二、名词解释：沟通长度调制效应Latch-up效应(10分)三、说明L、W对MOSFET的速度、功耗、驱动能力的影响。(15分)四、简述一层多晶硅两层金属N阱CMOS工艺主要步骤。（10分）五、用Verilog语言编写JK触发器和T触发器的程序。(15分)六、计算只用第四层金属构成的焊盘对地电容及使用第四层金属和第三层金属的焊盘对地的电容。假设焊盘尺寸为75um×75um,所用的电容参数如下图所示。（15分）七、用SPICE程序仿真出MOS管的输出特性曲线。（10分） 八、NMOS晶体管如图，其参数如下：VT=1V（阈值电压），μch=1000cm2V-1S-1（沟道迁移率），εox=3×10-13Fcm-1（氧化层介电常数），tox=30nm（氧化层厚度），W=5um（栅宽），L=0.5um（栅长），分别计算电阻RL＝0k，1k和10k时晶体管的跨导gm。（15分）

学号学号姓名密封线一、选择题（答案可能不唯一）（10分）1.关于高宽长比MOS管的版图，下列说法正确的是(ABCD)A.高宽长比MOS管通常采用Multi-finger的方式绘制。B.高宽长比MOS管采用Multi-finger后其源/漏极的面积会减少。C.高宽长比MOS管可以通过若干个小MOS管的并联形式绘制。D.高宽长比MOS管采用Multi-finger后其栅极电阻会减小。2.NMOS管的衬底接法正确的是(C)A．高电位； B．低电位；C．地。3.1965年，GordonMoore提出了著名的摩尔定律，指出：每三年晶体管的集成数目就会翻_________番。（B）A．1； B．2；C．3；D．4。4.当有一反向偏置电压加在衬底和源之间时，耗尽区加宽，使得阈值电压（A）A．增大 B．减小 C．不变 D．先增大后减小5.集成电路技术中，铜取代铝成为最主要的互连金属的主要原因是：（A）A、铜具有更高的导电率；B、铜具有更低的导电率；C、铜更容易刻蚀加工；D、铜具有更好热导率。二、名词解释：沟通长度调制效应Latch-up效应(10分)沟通长度调制效应：MOSFET饱和区中，由于有效沟道长度减小，使得当Vds增加时，Ids不再恒定仍然增加的现象。这是因为沟道两端的耗尽区的宽度增加了，而反型层上的饱和电压不变，沟道距离减小了，于是沟道中水平电场增强了，增加了电流。Latch-up效应：标准CMOS工艺的器件结构隐含着一个PNPN闩锁夹层，寄生了一个水平NPN晶体管和垂直PNP晶体管，形成寄生效应的等效电路。在正常条件下，该结构中所有的PN结都处于反偏状态，对电路的正常工作没有影响。但如果由于某种原因使得两个晶体管进入有源工作区，所示电路可能形成一个很强的正反馈，寄生双极型晶体管将导通大量的电流，致使电路无法正常工作，这种现象被称为Latch-Up效应。三、说明L、W对MOSFET的速度、功耗、驱动能力的影响。(15分)MOSFET的漏极电流在非饱和区和饱和区内分别为 非饱和区 饱和区根据上面两表达式，我们得出如下3个结论：1） LIds Ids toxIds (减小L和tox引起MOSFET的电流控制能力提高)2） WIdsP (减小W引起MOSFET的电流控制能力和输出功率减小)3） (L+tox+W)Ids=CAMOS同时减小L，tox和W，可保持Ids不变，但导致器件占用面积减小，电路集成度提高。因此缩小MOSFET尺寸是VLSI发展的总趋势！MOSFET的动态特性，亦即速度，取决于RC网络的充放电的快慢，进而取决于，电流源Ids的驱动能力，跨导的大小，RC时间常数的大小，充放电的电压范围，即电源电压的高低。4）MOSFET的速度可以用单级非门(反相器)的时延D来表征。Scaling-down(L,W,tox,VDD)对MOSFET速度的影响：(L，W，tox)Ids D基本不变,但是 VDD (L，W，tox) 所以，器件尺寸连同VDD同步缩小后，器件的速度是提高的。器件时延降低倍器件速率提高倍四、简述一层多晶硅两层金属N阱CMOS工艺主要步骤。（10分）形成n阱区确定nMOS和pMOS有源区场和栅氧化（thinox）形成多晶硅并刻蚀成图案p+扩散n+扩散刻蚀接触孔沉积第一金属层并刻蚀成图案沉积第二金属层并刻蚀成图案形成钝化玻璃并刻蚀焊盘图1一层多晶硅两层金属n阱CMOS工艺主要步骤五、用Verilog语言编写JK触发器和T触发器的程序。(15分)同步JK触发器modulejk_ff(clk,r,s,q,qb);inputj,k,clk;outputq,qb;regq;assignqb＝~ｑ;always@（posedgeclk）begincase({j,k})2’b00:q<=0；2’b01:q<=1;2’b10:q<=0;2’b11:q<=~q;endcaseendendmodule同步T触发器modulet_ff(r,t,q,qb,clk);inputr,t,clk;outputq,qb;regq;assignqb＝~ｑ;always@（posedgeclk）beginif(r)q<=0;elseq<=~ｑ；endendmodule六、计算只用第四层金属构成的焊盘对地电容及使用第四层金属和第三层金属的焊盘对地的电容。假设焊盘尺寸为75um×75um,所用的电容参数如下图所示。（15分）对只用第四层金属的焊盘，Ctot=752×6+75×4×15=38.25fF对使用了第四层金属和第三层金属的焊盘Ctot=752×9+75×4×(17＋15)=62.22fF七、用SPICE程序仿真出MOS管的输出特性曲线。（10分） .titleCH6-3 .include“models.sp” M12100nmosw=5ul=1.0u Vds205 Vgs101 .dcvds050.2vgs151 .printdcv(2)i(vds) .end八、NMOS晶体管如图，其参数如下：VT=1V（阈值电压），μch=1000cm2V-1S-1（沟道迁移率），εox=3×10-13Fcm-1（氧化层介电常数），tox=30nm（氧化层厚度），W=5um（栅宽），L=0.5um（栅长），分别计算电阻RL＝0k，1k和10k时晶体管的跨导gm。（15分）图1RL=0KVGS=VDS=2VVGS<VDS+VT因此MOS管工作在饱和区RL=1K假定MOS管工作在饱和区VDS=VDD-RLIDS=2-1000IDSVGS<VDS+VT(2<1.5+1)因此MOS管工作在饱和区RL=10K假定MOS管工作在饱和区VDS=VDD-RLIDS=2-10000IDS=2-10000×5×10-4=-3V因此晶体管工作在线性区=0.22V

学号学号姓名密封线一、名词解释：MPWPDK(10分)二、说明环形振荡器的工作原理，比较环形RC振荡器和LC振荡器的优缺点。(10分)三、用Verilog语言编写加法器和乘法器的程序。（15分）四、某环形VCO为6级结构，每级单元电路为图所示的MOS差分放大器，其中每只NMOS管的VTH=0.5V，k＝0.1mA/V2，CDS=7pF，VDD=5V。若控制电压Vcon=3~4V，求输出频率范围和压控灵敏度K。(15分)五、简述什么叫Latch-Up效应，以及怎样避免的方法。（15分）六、芯片测试可分为哪三种类型，给出这三种测试类型各自的特点。(10分)七、NMOS晶体管如图，其参数如下：VT=1V（阈值电压），μch=1000cm2V-1S-1（沟道迁移率），εox=3×10-13Fcm-1（氧化层介电常数），tox=30nm（氧化层厚度），W=5um（栅宽），L=0.5um（栅长），分别计算电阻RL＝0k，1k和10k时晶体管的跨导gm。（15分）八、画出二输入CMOS或非门的电路图和版图。(10分)

学号学号姓名密封线一、名词解释：MPWPDK(10分)MPW：MPW全称为Multi-ProjectWafer，是为降低流片成本，把工艺上兼容的芯片拼装到一个宏芯片上，然后以步行的方式排列到一到多个晶圆上进行流片的方式。PDK:代工单位将经过前期开发确定的一套工艺设计文件（PDK，ProcessDesignKits）通过因特网传送（或光盘等媒介邮寄）给设计单位。PDK文件包括工艺电路模拟用的器件的SPICE参数，版图设计用的层次定义，设计规则，晶体管、电阻、电容等元件和通孔（Via）、焊盘等基本结构的版图，与设计工具关联的设计规则检查（DRC，DesignRuleCheck）、参数提取（EXTraction）和版图电路图对照（LVS，LayoutVsSchematic）用的文件。二、说明环形振荡器的工作原理，比较环形RC振荡器和LC振荡器的优缺点。(10分)环形振荡器是由若干增益级首尾相连组成的,是一个总直流相位偏移180。的N个增益级级联于反馈电路的环形振荡器。环形振荡器不需要电感元件，可以节省大量的芯片面积，从而实现低代价的振荡器，而且这种振荡器可以实现很宽的调谐范围。但环形振荡器的噪声性能差，功耗高。LC振荡器的可以有效改善噪声性能，降低功耗；但由于使用电感元件，这使得芯片面积大大增加，芯片成本随之增加。三、用Verilog语言编写加法器和乘法器的程序。（15分）4位全加器moduleadder_4(cout,sum,ina,inb,cin);output[3:0]sum;outputcout;input[3:0]ina,inb;inputcin;assign{cout,sum}=ina+inb+cin;endmodule4位乘法器modulemult_4(X,Y,product);intput[3:0]X,Y;output[7:0]product;assignproduct=X*Y;endmodule四、某环形VCO为6级结构，每级单元电路为图所示的MOS差分放大器，其中每只NMOS管的VTH=0.5V，k＝0.1mA/V2，CDS=7pF，VDD=5V。若控制电压Vcon=3~4V，求输出频率范围和压控灵敏度K。(15分)解：f=k(VDD-Vcon-VTH)CVcon=3V时，f=2.14GHz；Vcon=4V时，f=0.714GHz。K=(2.14-0.714)/(4-3)=1.42GHz/V。MOS差分单元五、简述什么叫Latch-Up效应，以及怎样避免的方法。（15分）标准CMOS工艺的器件结构隐含着一个PNPN闩锁夹层，寄生了一个水平NPN晶体管和垂直PNP晶体管，形成寄生效应的等效电路图。Latch-Up效应在正常条件下，该结构中所有的PN结都处于反偏状态，因此两个寄生双极型晶体管都不导通，对电路的正常工作没有影响。但如果由于某种原因使得两个晶体管进入有源工作区，所示电路又形成一个很强的正反馈，则寄生双极型晶体管将导通大量的电流，致使电路无法正常工作，这种现象被称为Latch-Up效应。为了防止Latch-Up效应，常用的办法是在版图设计时，尽可能减小电阻R1、R2的阻值和两个双极型晶体管的电流放大倍数。六、芯片测试可分为哪三种类型，给出这三种测试类型各自的特点。(10分)芯片测试可分为三类：在芯片测试、基座测试、封装测试。在芯片测试不需要键合封装，使用探针直接测试，芯片的焊盘要受到探针的限制。这样测试的寄生参数小,测试结果比较好，但测试芯片的工作环境与实际工作环境相差较大。基座测试，即将芯片压焊或键合，是将芯片输入、输出、电源、地线等焊盘通过金属丝、金属带或金属球与外部电路连接在一起的工序。金（铝）丝绑定是最简单和最容易实现的技术，但在高频时（>1GHz）会引入连线的寄生电感（1nH/mm）。封装测试是将芯片封装好后进行测试，测试芯片的工作环境就是实际的工作环境。引脚会引入寄生电容和电感。七、NMOS晶体管如图，其参数如下：VT=1V（阈值电压），μch=1000cm2V-1S-1（沟道迁移率），εox=3×10-13Fcm-1（氧化层介电常数），tox=30nm（氧化层厚度），W=5um（栅宽），L=0.5um（栅长），分别计算电阻RL＝0k，1k和10k时晶体管的跨导gm。（15分）图1RL=0KVGS=VDS=2VVGS<VDS+VT因此MOS管工作在饱和区RL=1K假定MOS管工作在饱和区VDS=VDD-RLIDS=2-1000IDSVGS<VDS+VT(2<1.5+1)因此MOS管工作在饱和区RL=10K假定MOS管工作在饱和区VDS=VDD-RLIDS=2-10000IDS=2-10000×5×10-4=-3V因此晶体管工作在线性区=0.22V八、画出二输入CMOS或非门的电路图和版图。(10分)或非门或非门版图：（a）输入向右引线，（b）输入向上引线

学号学号姓名密封线一、名词解释：MOS器件的体效应LVS(10分)二、在芯片上设计微带线时，如何考虑信号完整性问题?(10分)三、用Verilog语言编写比较器和选择器的程序。（15分）四、提高基本放大器的电压增益有哪些方法？(15分)五、在图所示的负跨导振荡器中，假设CP=0，只考虑M1和M2漏极结电容CDB，请解释为什么VDD可被视为控制电压，计算VCO的压控增益。（15分）LC压控振荡器六、芯片测试可分为哪三种类型，给出这三种测试类型各自的特点。(10分)七、构思一个基本CMOS反相器电路，画出电路图，编写SPICE仿真文件，执行分析，观察结果并画出版图。（15分）八、负载为大尺寸器件时，如何考虑前级电路的驱动能力？(10分)

学号学号姓名密封线一、名词解释：MOS器件的体效应LVS(10分)MOS器件的体效应:假定NMOS的源极和衬底都接地，PMOS的源极和衬底都接高电位Vdd，则可以认为Vgs是加在栅极与衬底之间的。实际上，在许多场合，源极与衬底并不连接在一起。如下图1所示，通常情况下，衬底是接地的，但源极未必接地，它将影响VT值，使VT增大，这称为体效应。M2MM2M1图1NMOS管M2和M3源极不接地的情况LVS是版图与电路图的一致性检查（LVS，Layoutvs.Schematic），通过LVS，将所有元器件的参数，所有网络的节点，元件到节点及节点到元器件的关系一一扫描并进行比较。输出的结果是将所有不匹配的元器件、节点和端点都列在一个文件之中，并在电路图和提取的版图中显示出来。。二、在芯片上设计微带线时，如何考虑信号完整性问题?(10分)为了保证模型的精确度和信号的完整性，需要对互连线的版图结构加以约束和进行规整。为了减少信号或电源引起的损耗以及为了减少芯片面积，大多数连线应该尽量短。应注意微带线的趋肤效应和寄生参数。在长信号线上，分布电阻电容带来延迟；而在微带线长距离并行或不同层导线交叉时，要考虑相互串扰问题。三、用Verilog语言编写比较器和选择器的程序。（15分）比较器modulecompare_n(X,Y,XGY,XSY,XEY);input[width-1,0]X,Y;outputXGY,XSY,XEY;regXGY,XSY,XEY;parameterwidth=8;always@(XorY)beginif(X==Y)XEY=1;elseXEY=0;if(X>Y)XGY=1;elseXGY=0;if(X<Y)XSY=1;elseXSY=0;endendmodule选择器modulemux_2(out,a,b,sel);inputa,b,sel;outputout;regout;always@(aorborsel)begincase(sel)1’b1:out=a;1’b0:out=b;Default:out=’bx;endcaseendendmodule四、提高基本放大器的电压增益有哪些方法？(15分)（1）提高工作管的跨导，最简单的方法是增加它的宽长比。（2）减小衬底偏置效应的影响。（3）采用恒流源负载结构。（4）增大输出电阻五、在图所示的负跨导振荡器中，假设CP=0，只考虑M1和M2漏极结电容CDB，请解释为什么VDD可被视为控制电压，计算VCO的压控增益。（15分）LC压控振荡器的典型结构解：因为CDB随漏-衬底电压变化而变化，若VDD变化，振荡回路的谐振频率也随之变化。由于CDB两端的平均电压近似等于VDD，可以得到：CDB=由ωout=1/六、芯片测试可分为哪三种类型，给出这三种测试类型各自的特点。(10分)芯片测试可分为三类：在芯片测试、基座测试、封装测试。在芯片测试不需要键合封装，使用探针直接测试，芯片的焊盘要受到探针的限制。这样测试的寄生参数小,测试结果比较好，但测试芯片的工作环境与实际工作环境相差较大。基座测试，即将芯片压焊或键合，是将芯片输入、输出、电源、地线等焊盘通过金属丝、金属带或金属球与外部电路连接在一起的工序。金（铝）丝绑定是最简单和最容易实现的技术，但在高频时（>1GHz）会引入连线的寄生电感（1nH/mm）。封装测试是将芯片封装好后进行测试，测试芯片的工作环境就是实际的工作环境。引脚会引入寄生电容和电感。七、构思一个基本CMOS反相器电路，画出电路图，编写SPICE仿真文件，执行分析，观察结果并画出版图。（15分）.titleCH6-4 .include“models.sp” .globalvdd M1outin00nmosw=5ul=1.0u M2outinvddvddpmosw=5ul=1.0u Vccvdd05 Vinin0sin(0110G1ps0) .trans0.01u4u .printtransv(out) .end八、负载为大尺寸器件时，如何考虑前级电路的驱动能力？(10分)负载器件的尺寸越大，意味着本身的输入电容越大，对负载器件驱动所需要的驱动电流就越大，否则，电路的响应速度将因为前级驱动对电容充放电的速度不够（因前级驱动电流不够）而使速度性能劣化，这就要求前级具有一定的电流驱动能力。但是，接口单元的输入驱动由内部电路提供，如果希望该接口单元提供大电流以驱动外部的大负载，则内部电路的驱动也必须提高，这往往难以实现。为在不增加内部电路的负载的条件下获得大的输出驱动，器件的尺寸逐级增大，驱动能力也被逐级加大，而内部电路只要比较小的驱动即可，也就是说，I/O单元本身并不是一个反相器，而是一串反相器。反相器链驱动结构

学号学号姓名密封线一、名词解释：摩尔（Moore）定律Fabless(10分)二、简述产生随机失配和系统失配的原因，以及分别减小两种失配的方法。(10分)三、用Verilog语言编写比较器和选择器的程序。（15分）四、给出瞬态特性中，数字电路脉冲电压上升、下降和延迟时间的定义，并画图表示。(15分)五、画出二输入CMOS与非门的电路图和版图。（15分）六、简述倒装焊技术的优点和流程。(10分)七、构思一个基本CMOS反相器电路，画出电路图，编写SPICE仿真文件，执行分析，观察结果并画出版图。（15分）八、什么叫天线效应？怎样避免天线效应？(10分)

学号学号姓名密封线一、名词解释：摩尔（Moore）定律Fabless(10分)摩尔（Moore）定律：MOS器件的体效应:集成电路的集成度，即芯片上晶体管的数目，每隔18个月增加一倍或每3年翻两番。Fabless：芯片设计单位和工艺制造单位分离，即芯片设计单位可以不拥有生产线而存在和发展，而芯片制造单位致力于工艺实现（代客户加工，简称代工）。设计公司拥有设计人才和技术，但不拥有生产线，成为无生产线（Fabless）集成电路设计公司。二、简述产生随机失配和系统失配的原因，以及分别减小两种失配的方法。(10分)随机失配是指由于元器件的尺寸、掺杂浓度、氧化层厚度等影响元器件特性的参量发生微观波动所引起的失配，这种失配可以通过选择合适的元器件值和尺寸来减小。系统失配是指由于工艺偏差、接触孔电阻、扩散区之间的相互影响、机械压力和温度梯度、工艺参数梯度等引起的元器件失配，这种失配可以通过版图设计技术来降低。三、用Verilog语言编写比较器和选择器的程序。（15分）比较器modulecompare_n(X,Y,XGY,XSY,XEY);input[width-1,0]X,Y;outputXGY,XSY,XEY;regXGY,XSY,XEY;parameterwidth=8;always@(XorY)beginif(X==Y)XEY=1;elseXEY=0;if(X>Y)XGY=1;elseXGY=0;if(X<Y)XSY=1;elseXSY=0;endendmodule选择器modulemux_2(out,a,b,sel);inputa,b,sel;outputout;regout;always@(aorborsel)begincase(sel)1’b1:out=a;1’b0:out=b;Default:out=’bx;endcaseendendmodule四、给出瞬态特性中，数字电路脉冲电压上升、下降和延迟时间的定义，并画图表示。(15分)脉冲电压上升、下降和延迟时间的定义如图所示。tr对应于Vo＝10%Vomax→Vo＝90%Vomax。tf对应于Vo＝90%Vomax→Vo＝10%Vomax。td对应于Vi＝50%Vimax→Vo＝50%Vomax。脉冲电压上升、下降和延迟时间的定义五、画出二输入CMOS与非门的电路图和版图。（15分）与非门与非门的版图：（a）按电路图转换，（b）MOS管水平走向设计六、简述倒装焊技术的优点和流程。(10分)倒装式连接技术具有如下优点：①连接产生的寄生电感远小于金属丝互接产生的电感；②芯片上的焊接盘可以遍布全芯片，而不是仅限于芯片周边；③由于几乎全部的衬底都能被IC覆盖，故封装密度较高；④具有更高的可靠性；⑤焊接时，连接柱的表面张力会引起自我校正。倒装焊技术可以最大限度地减小由引线产生的寄生电感，对于超高速和超高速集成电路的互连最具有吸引力。其基本操作过程如下：①在IC的焊盘上形成用于焊接的凸点。②在支撑IC的衬底上形成接触焊盘和连线。③将IC的凸点与衬底的焊盘焊接，在这过程中芯片是被倒置的。七、构思一个基本CMOS反相器电路，画出电路图，编写SPICE仿真文件，执行分析，观察结果并画出版图。（15分）.titleCH6-4 .include“models.sp” .globalvdd M1outin00nmosw=5ul=1.0u M2outinvddvddpmosw=5ul=1.0u Vccvdd05 Vinin0sin(0110G1ps0) .trans0.01u4u .printtransv(out) .end八、什么叫天线效应？怎样避免天线效应？(10分)标准CMOS工艺的器件结构隐含着一个PNPN闩锁夹层，寄生了一个水平NPN晶体管和垂直PNP晶体管，形成寄生效应的等效电路图。Latch-Up效应在正常条件下，该结构中所有的PN结都处于反偏状态，因此两个寄生双极型晶体管都不导通，对电路的正常工作没有影响。但如果由于某种原因使得两个晶体管进入有源工作区，所示电路又形成一个很强的正反馈，则寄生双极型晶体管将导通大量的电流，致使电路无法正常工作，这种现象被称为Latch-Up效应。为了防止Latch-Up效应，常用的办法是在版图设计时，尽可能减小电阻R1、R2的阻值和两个双极型晶体管的电流放大倍数。

学号学号姓名密封线一、名词解释：PVT分析MCM(10分)二、简述集成电路版图设计中，进行抗干扰设计有哪些方法。(10分)三、列出CMOS存储器的分类。（15分）四、运算放大器有哪些特点和性能指标?画出两级运算放大器的电路图。(15分)五、写出下述电路的SPICE语言描述（L=1um,W>1um），其中I1的波形如图所示，I2比I1延时3ns。对电路执行瞬态分析，写出输出结果的语句。（15分）六、列举出至少三种你所知道的做DRC、LVS的工具名称。（10分）七、如下图所示为一电阻的示意图。已知该电阻的方块电阻值为200Ω/Square，每个接触孔电阻75Ω，L=100u，W=10u。请估算该电阻值大小。（10分）八、芯片进行互连线版图设计时，要注意哪些问题？(15分)

学号学号姓名密封线一、名词解释：PVT分析MCM(10分)PVT分析：包括工艺角（Process）分析、电压（Voltage）分析和温度（Temperature）分析,分析工艺，电压和温度的波动对电路性能的影响。MCM：MCM（Multi-Chip-Module）多芯片组件即是当前微组装技术的代表技术。MCM技术将多个裸片形式的集成电路芯片和其他片式元器件组装在一块多层互连基板上，然后，封装在一个外壳内，组成一个具有设计复杂功能的电路模块。二、简述集成电路版图设计中，进行抗干扰设计有哪些方法。(10分)数模混合电路的版图中，解决信号干扰问题有多种措施：首先，可以将模拟和数字电源地的分离；其次，模拟电路和数字电路、模拟总线和数字总线应尽量分开而不交叉混合；再次，根据各模拟单元的重要程度，决定其与数字部分的间距的大小次序。对敏感信号进行屏蔽，形成金属屏蔽空间；在敏感电路周围做一个接地的保护环等。加滤波电容：电源线上和版图空余地方可填加MOS电容进行电源滤波，对模拟电路中的偏置电压和参考电压加多晶电容进行滤波。三、列出CMOS存储器的分类。（15分）半导体存储器按数据存取方式的不同可分为随机存储器（RAM）和只读存储器（ROM）.基于单个数据存储单元的工作原理，RAM主要分为两大类：动态存储器(DRAM)和静态存储器(SRAM)。而在ROM中根据数据存储(写入数据)方式的不同，可分为掩膜ROM和可编ROM(PROM)。可编程ROM又可进一步分为熔丝型ROM、可擦除PROM(EPROM)、电可擦除PROM(EEPROM)和闪存（Flash），下图概括了存储器的分类。四、运算放大器有哪些特点和性能指标?画出两级运算放大器的电路图。(15分)运算放大器是高增益的差动放大器，通常工作在闭环状态。其性能指标有：增益、小信号带宽、大信号带宽、输出摆幅、线性度、噪声与失调、电源抑制两级运放五、写出下述电路的SPICE语言描述（L=1um,W>1um），其中I1的波形如图所示，I2比I1延时3ns。对电路执行瞬态分析，写出输出结果的语句。（15分）.libe:\tecs\LIBRARY\TSMC025.LIBTYPICAL15分vsourcevddvss3.3Vvssvss00XMP1FI1vddvddcmospL=1UW=5UXMP2FI2vddvddcmospL=1UW=5UXMN3FI1XvsscmosnL=1UW=2UXMN4XI2vssvsscmosnL=1UW=2Uvd1I101.5pulse(0.52.51ns2ns2ns4ns12ns)vd2I201.5pulse(0.52.54ns2ns2ns4ns12ns).op.TRAN0.01N8N8分.PLOTvd1vd2V(F).END六、列举出至少三种你所知道的做DRC、LVS的工具名称。（10分）Diva,Dracula,Assura,Calibre等每个3分七、如下图所示为一电阻的示意图。已知该电阻的方块电阻值为200Ω/Square，每个接触孔电阻75Ω，L=100u，W=10u。请估算该电阻值大小。（10分）R=200*L/W+75*2/3=2050八、芯片进行互连线版图设计时，要注意哪些问题？(15分)①通常，为了减少信号或电源引起的损耗，以及为了减少芯片面积，大多数连线应该尽量短。②为了提高集成度，在传输电流非常微弱时，大多数互连线应以制造工艺提供的最小宽度来布线。③在连接线要传输大电流时，应估计其电流容量并保留足够的裕量。④制造工艺提供的多层金属能有效地提高集成度。⑤在微波和毫米波范围内，应注意互连线的趋肤效应和寄生参数。如果可能，为了更易建模和分析，可使用传输线结构。⑥在某些情况下，可有目的地利用互连线的寄生效应。例如，传导电阻可用来实现低值电阻。两条或共面或上下平行互连线间的电容可用做微波或毫米波信号的旁路电容。CMOS工艺发展到深亚微米阶段后，互连线的延迟已经超过逻辑门的延迟，需要考虑对电路时序分的影响。在电源和地之间，电阻造成直流和瞬态压降；在长信号线上，分布电阻电容带来延迟；在导线长距离并行或不同层导线交叉时，带来相互串扰的问题。

学号学号姓名密封线一、名词解释：体效应MCM(10分)二、说明MOSFET噪声的来源、成因及减小的方法。(10分)三、证明下图中NMOS放大器电压增益表达式为：，其中（W/L）1和（W/L）2分别表示M1和M2的宽长比。（10分）四、对于下述的CMOS运放电路按照图中所给的尺寸和数值，编写完整的SPICE输入文件,执行交流小信号分析。假定在C盘上有库文件ami06.lib，其内容简略如下所示（Cc可用理想电容代替）（15分）.LIBami06.MODELami06NNMOS(LEVEL=11VERSION=3.1TNOM=27TOX=1.4E-8XJ=1.5E-7NCH=1.7E17VTH0=0.6586834K1=0.9091227……………..).MODELami06PPMOS(LEVEL=11VERSION=3.1TNOM=27TOX=1.4E-8XJ=1.5E-7NCH=1.7E17VTH0=-0.9728505K1=0.5231383……………..).ENDLami06五、作图说明Latch-up效应产生的原因，并简述防止Latch-up效应的方法。（15分）六、用Verilog语言编写比较器和选择器的程序。（15分）七、如下图所示为一电阻的示意图。已知该电阻的方块电阻值为150Ω/Square，每个接触孔电阻45Ω，L=20u，W=5u。请估算该电阻值大小。（10分）八、版图设计中元件布局布线方面有哪些注意事项？(15分)

学号学号姓名密封线一、名词解释：体效应MCM(10分)体效应：由于MOSFET的衬底与源端未连接在一起，而引起的阈值电压的变化叫做体效应。MCM：MCM（Multi-Chip-Module）多芯片组件即是当前微组装技术的代表技术。MCM技术将多个裸片形式的集成电路芯片和其他片式元器件组装在一块多层互连基板上，然后，封装在一个外壳内，组成一个具有设计复杂功能的电路模块。二、说明MOSFET噪声的来源、成因及减小的方法。(10分)噪声来源：热噪声和闪烁噪声。热噪声是由沟道内载流子的无规则热运动造成的，可通过增加MOS管的栅宽和偏置电流减少热噪声。闪烁噪声是由沟道处二氧化硅与硅界面上电子的充放电引起的，增加栅长栅宽可降低闪烁噪声。三、证明下图中NMOS放大器电压增益表达式为：，其中（W/L）1和（W/L）2分别表示M1和M2的宽长比。（10分）AVE=Gm1*RL=Gm1/Gm2四、对于下述的CMOS运放电路按照图中所给的尺寸和数值，编写完整的SPICE输入文件,执行交流小信号分析。假定在C盘上有库文件ami06.lib，其内容简略如下所示（Cc可用理想电容代替）（15分）.LIBami06.MODELami06NNMOS(LEVEL=11VERSION=3.1TNOM=27TOX=1.4E-8XJ=1.5E-7NCH=1.7E17VTH0=0.6586834K1=0.9091227……………..).MODELami06PPMOS(LEVEL=11VERSION=3.1TNOM=27TOX=1.4E-8XJ=1.5E-7NCH=1.7E17VTH0=-0.9728505K1=0.5231383……………..).ENDLami06五、作图说明Latch-up效应产生的原因，并简述防止Latch-up效应的方法。（15分）标准CMOS工艺的器件结构隐含着一个PNPN闩锁夹层，寄生了一个水平NPN晶体管和垂直PNP晶体管，形成寄生效应的等效电路图。Latch-Up效应在正常条件下，该结构中所有的PN结都处于反偏状态，因此两个寄生双极型晶体管都不导通，对电路的正常工作没有影响。但如果由于某种原因使得两个晶体管进入有源工作区，所示电路又形成一个很强的正反馈，则寄生双极型晶体管将导通大量的电流，致使电路无法正常工作，这种现象被称为Latch-Up效应。为了防止Latch-Up效应，常用的办法是在版图设计时，尽可能减小电阻R1、R2的阻值和两个双极型晶体管的电流放大倍数。六、用Verilog语言编写比较器和选择器的程序。（15分）比较器modulecompare_n(X,Y,XGY,XSY,XEY);input[width-1,0]X,Y;outputXGY,XSY,XEY;regXGY,XSY,XEY;parameterwidth=8;always@(XorY)beginif(X==Y)XEY=1;elseXEY=0;if(X>Y)XGY=1;elseXGY=0;if(X<Y)XSY=1;elseXSY=0;endendmodule选择器modulemux_2(out,a,b,sel);inputa,b,sel;outputout;regout;always@(aorborsel)begincase(sel)1’b1:out=a;1’b0:out=b;Default:out=’bx;endcaseendendmodule七、如下图所示为一电阻的示意图。已知该电阻的方块电阻值为150Ω/Square，每个接触孔电阻45Ω，L=20u，W=5u。请估算该电阻值大小。（10分）R=150*L/W+45*2/3=630八、版图设计中元件布局布线方面有哪些注意事项？(15分)（1）金属连线的宽度是版图设计必须考虑的问题。 （2）应确保电路中各处电位相同。芯片内部的电源线和地线应全部连通，对于衬底应该保证良好的接地。 （3）对高频信号，尽量减少寄生电容的干扰，对直流信号，尽量利用寄生电容来旁路掉直流信号中的交流成分从而稳定直流。 （4）对于电路中较长的走线，要考虑到电阻效应。为防止寄生大电阻对电路性能的影响，电路中尽量不走长线。

学号学号姓名密封线一、名词解释：DRCLVS(10分)二、写出MOSFET的基本电流方程。(10分)三、简述N型MOSFET的工作原理。（10分）四、为使设计的电路能在工作温度、电源电压和工艺偏差的整个范围内都能正常工作，在电路设计中如何利用“设计角”（DesignCorner）的概念进行电路设计？（以CMOS工艺为例）（15分）五、芯片电容有几种实现结构？(10分) 六、设计一个差分结构的CMOS环形振荡器，产生两路正交的输出时钟，画出环形振荡器的框图和单元电路图，并用SPICE语言进行描述。（15分）七、计算下图所示三级环形振荡器的振荡频率，和振荡所必须的每级电路的最小电压增益。其中单级的传递函数H0(s)=－A0/(1+s/ω0)（15分）八、芯片测试可分为哪三种类型，给出这三种测试类型各自的特点。(15分)

学号学号姓名密封线一、名词解释：DRCLVS(10分)DRC:设计规则检查DRC(DesignRuleCheck)的任务是检查发现设计中的错误。运行DRC，程序就按照Diva规则检查文件运行，发现错误时，会在错误的地方做出标记(mark)，并且做出解释(explain)。设计者就可以根据提示来进行修改。LVS:版图检查的最有力的工具是版图与电路图对照LVS(Layout-vs.-Schematic)。LVS程序的一个输入文件是由电路图产生的元件表、网表和端点列表，另一个输入文件是从版图提取出来的元件表、网表和端点列表。通过LVS，所有元件的参数，所有网络的节点，元件到节点以及节点到元件的关系一一扫描并进行比较。输出的结果是将所有不匹配的元件，节点和端点都列在一个文件之中，并且在电路图和/或提取的版图中显示出来。二、写出MOSFET的基本电流方程。(10分)IDS＝·饱和区IDS＝·线性区三、简述N型MOSFET的工作原理。（10分）1)栅上未加电压时，从源极到漏极相当于两个背靠背的pn结，源漏仅存在反向漏电流，器件未导通，处于截止状态。2)当栅上加足够大的正向电压时，中间MOS结构出现反型，形成导电沟道。当加小的漏电压时，电子将通过源极流到漏极，沟道的作用相当于一个电阻，且漏电流与漏电压成正比，NMOS器件工作在线性区。当漏电压增加时，沟道夹断，漏电流基本保持不变器件工作在饱和区。四、为使设计的电路能在工作温度、电源电压和工艺偏差的整个范围内都能正常工作，在电路设计中如何利用“设计角”（DesignCorner）的概念进行电路设计？（以CMOS工艺为例）（15分）晶体管可以分为标准速度，比标准速度高的和比标准速度低的速度。因此，我们有下列几种界限的组合：• 快速-n快速-p• 快速-n慢速-p• 慢速-n慢速-p• 慢速-n快速-p芯片设计角在组合了最低温度和最高工作电压，快速-n和快速-p（fast-n,fast-n）的工艺角通常叫最糟功耗或最快速度角。慢速-n和慢速-p组合是最慢速度，当再组合最高温度和最低工作电压时，它通常被叫着最糟速度角。五、芯片电容有几种实现结构？(10分) ①利用二极管和三极管的结电容； ②叉指金属结构； ③金属-绝缘体-金属（MIM）结构；④多晶硅/金属-绝缘体-多晶硅结构。六、设计一个差分结构的CMOS环形振荡器，产生两路正交的输出时钟，画出环形振荡器的框图和单元电路图，并用SPICE语言进行描述。（15分）6stageringoscillator.libe:\tecs\LIBRARY\TSMC025.LIBTYPICALvddvdd03.3vrefvref01.globalvdd.globalvref***************************.subcktamp1234xcm4vddvdd30cmospl=0.25uw=3.6uxcm3vddvdd40cmospl=0.25uw=3.6uxcm13150cmosnl=0.25uw=24uxcm24250cmosnl=0.25uw=24uxcm55600cmosnl=0.25uw=64u.endsxamp11234ampxamp23456ampxamp35678ampxamp478910ampxamp59101112ampxamp6111221ampi110pulse(01m2p2p10p0)i220pulse(0-1m2p2p10p0).lettranvout1=v(1)-v(2)**************************frequencymeasure**************************.MEASURETRANPeriod_startCROSSvout1VAL=0RISE=5.MEASURETRANPeriod_endCROSSvout1VAL=0RISE=10.MEASURETRANFrequencyEXPRVAL="5/(Period_end-Period_start)".tran1p4n.op.plotV(1)V(2)V(3)V(4).end七、计算下图所示三级环形振荡器的振荡频率，和振荡所必须的每级电路的最小电压增益。其中单级的传递函数H0(s)=－A0/(1+s/ω0)（15分）总的传递函数为：只有在频率相关的相移等于180时电路才振荡，也就是每级60。发生振荡的频率可以由下式给出：则(1)每级的最小电压增益必须使环路增益在频率ωosc处等于1：(2)由(1)和(2)得到A0=2即三级环形振荡器要求每级电路的低频增益为2，其振荡频率为，ω0是每级电路的3dB带宽。八、芯片测试可分为哪三种类型，给出这三种测试类型各自的特点。(15分)芯片测试可分为三类：在芯片测试、基座测试、封装测试。在芯片测试不需要键合封装，使用探针直接测试，芯片的焊盘要受到探针的限制。这样测试的寄生参数小,测试结果比较好，但测试芯片的工作环境与实际工作环境相差较大。基座测试，即将芯片压焊或键合，是将芯片输入、输出、电源、地线等焊盘通过金属丝、金属带或金属球与外部电路连接在一起的工序。金（铝）丝绑定是最简单和最容易实现的技术，但在高频时（>1GHz）会引入连线的寄生电感（1nH/mm）。封装测试是将芯片封装好后进行测试，测试芯片的工作环境就是实际的工作环境。引脚会引入寄生电容和电感。

学号学号姓名密封线一、名词解释：SOCLVS(10分)二、写出MOSFET的基本电流方程。(10分)三、镜像电流源是否是一种放大器？如果是放大器它又将放大什么参数？镜像电流源在模拟集成电路中起什么作用？常用它来实现什么功能？并指出常用镜像电流源的种类，并画出其BJT镜像源的电路图。（15分）四、已知CMOS门电路的电源电压VDD=10V，静态电源电流IDD=2uA,输入信号为100kHz的方波（上升和下降时间可忽略不计），负载电容CL=200pF,试计算它的静态功耗、动态功耗、总功耗和电源平均电流。（10分）五、1.画出CMOS反相器的电路结构（包括衬底和N-Well端）和版图；2.编写SPICE输入文件,执行直流转移曲线和瞬态脉冲响应分析。3.