2026年计算机组成原理期末考试题和答案

2026年计算机组成原理期末考试题和答案一、单项选择题（每题2分，共20分）1.某32位计算机中，若某带符号整数的补码表示为0x80000001，则其对应的十进制数值是（）。A.-2^31+1B.-2^31-1C.-1D.2^31+12.某浮点数字长32位，其中阶码8位（含1位阶符，移码表示，偏置值127），尾数24位（含1位尾符，补码表示，隐藏最高位1）。若浮点数A的二进制表示为41B00000H（十六进制），则其实际值为（）。A.(1+13/16)×2^5B.(1+13/32)×2^5C.(1+13/16)×2^6D.(1+13/32)×2^63.某计算机主存容量为64GB，按字节编址，采用4路组相联Cache，Cache容量为256KB，块大小为64B。则主存地址中，组号字段的位数是（）。A.10B.12C.14D.164.下列关于RISC-V指令系统的描述中，错误的是（）。A.所有指令长度固定为32位B.加载/存储指令负责主存与寄存器的数据传输C.算术逻辑指令的操作数必须来自寄存器D.条件分支指令通过比较寄存器值提供转移控制信号5.某CPU的时钟频率为3GHz，某程序包含1亿条指令，平均CPI为1.5，则执行该程序的耗时约为（）。A.5msB.10msC.15msD.20ms6.下列关于指令流水线冒险的描述中，正确的是（）。A.结构冒险由数据相关引起B.数据冒险可通过转发技术解决C.控制冒险仅影响分支指令的执行D.采用延迟分支技术可完全消除控制冒险7.某计算机采用微程序控制器，控制存储器容量为4KB，微指令格式中操作控制字段16位，顺序控制字段需支持直接寻址和增量计数两种方式。则微地址寄存器的位数至少为（）。A.12B.14C.16D.188.下列关于虚拟存储器的描述中，错误的是（）。A.页表项中包含有效位、修改位、访问位等状态信息B.TLB用于缓存页表的部分内容，减少访存次数C.段式存储管理更适合处理可变长度的程序模块D.页式存储管理的页面大小与主存块大小必须一致9.某总线采用同步定时方式，总线时钟频率为100MHz，总线宽度为64位，每个总线周期传输1个数据块（8字节），总线传输效率为80%。则总线的最大数据传输率为（）。A.640MB/sB.800MB/sC.1280MB/sD.1600MB/s10.下列关于I/O接口的描述中，正确的是（）。A.中断接口中的中断屏蔽寄存器用于控制CPU是否响应中断B.DMA接口的主要功能是在CPU控制下完成主存与外设的数据传输C.并行接口的数据传输速率一定高于串行接口D.通用I/O接口的控制逻辑需针对特定外设定制二、填空题（每空2分，共20分）1.若某无符号数的十六进制表示为A35FH，则其对应的二进制补码表示为（）位（填写位数）。2.某定点数采用双符号位补码表示，若运算结果为11.0101，则其是否溢出？（）（填“是”或“否”）。3.某DRAM芯片容量为8Gb（位），采用4个存储体交叉编址，每个存储体内部按行、列组织。若行地址为13位，列地址为12位，则该芯片的存储矩阵行数为（）。4.某指令系统中，操作码采用扩展编码方式，基本操作码4位，支持15条双操作数指令；剩余编码扩展为6位操作码，支持31条单操作数指令；再次扩展为8位操作码，支持（）条无操作数指令。5.某CPU的指令周期包括取指、译码、执行、写回4个阶段，各阶段耗时分别为200ps、150ps、300ps、100ps。若采用单周期设计，时钟周期应设置为（）ps。6.某4级流水线处理器中，各段延迟分别为2ns、3ns、1ns、4ns，则流水线的最大吞吐率为（）（单位：亿条指令/秒）。7.某计算机的主存地址为36位，虚拟地址为48位，页面大小为4KB，则页表项的页框号字段至少需要（）位。8.某总线的仲裁方式为集中式并行仲裁，共有4个主设备，仲裁线包括1条请求线和（）条优先级线。9.某外设采用中断方式与CPU通信，中断响应周期需完成关中断、保护断点、（）等操作。10.某磁盘转速为7200转/分，平均寻道时间为8ms，每个磁道有512个扇区，每扇区512字节。则该磁盘的平均访问时间约为（）ms（保留1位小数）。三、简答题（每题8分，共40分）1.简述补码加减法运算中“模运算”的实现方式，并说明为何符号位可参与运算。2.比较SRAM与DRAM的存储原理及应用场景，说明DRAM为何需要定时刷新。3.简述指令流水线中“数据相关”的三种类型，并分别说明其解决方法。4.说明虚拟存储器中“页表”的作用，列举页表项的主要字段并解释其功能。5.比较程序查询、中断、DMA三种I/O方式的特点，说明DMA方式为何适合高速外设的数据传输。四、分析题（每题15分，共30分）1.已知x=+13/32，y=-17/64，均为二进制小数。（1）将x、y转换为8位补码（含符号位）；（2）计算x+y的补码（要求写出运算过程）；（3）判断运算结果是否溢出，说明理由。2.某计算机的Cache-主存层次采用全相联映射，块大小为32字节，Cache容量为256KB，主存容量为2GB，按字节编址。（1）计算主存地址中标记字段的位数；（2）若Cache的访问时间为10ns，主存的访问时间为100ns，平均访问时间为12ns，求Cache的命中率；（3）若改为4路组相联映射，其他参数不变，计算主存地址中组号字段的位数。五、设计题（20分）某16位计算机需要设计指令系统，要求支持以下功能：运算类指令：包括加、减、与、或4种操作（4条），操作数均为寄存器（32个通用寄存器）；访存类指令：包括加载（LOAD）、存储（STORE）2种操作（2条），源/目的为寄存器，地址采用基址寻址（基址寄存器为32个通用寄存器之一，偏移量为16位有符号数）；控制类指令：包括无条件跳转（JMP）、条件跳转（JZ，结果为0跳转）2种操作（2条），目标地址采用PC相对寻址（偏移量为16位有符号数）。要求：（1）设计指令格式（画出各字段划分，标注字段名称及位数）；（2）说明操作码的编码方式（需满足扩展要求）；（3）分析基址寻址和PC相对寻址的地址计算方式。答案一、单项选择题1.A2.C3.B4.A5.A6.B7.A8.D9.A10.A二、填空题1.162.否3.2^134.645.3006.2507.248.49.识别中断源10.12.7三、简答题1.补码加减法运算基于模运算，n位补码的模为2^n（整数）或2（小数）。运算时，符号位与数值位一同参与加减，超出模的进位自动丢弃。由于补码的符号位是数值的一部分（整数符号位权重为-2^(n-1)，小数符号位权重为-1），因此符号位参与运算可保证结果的正确性。2.SRAM利用双稳态触发器存储数据，无需刷新，速度快但集成度低，主要用于Cache；DRAM利用电容存储电荷，需定时刷新（电荷会泄漏），集成度高但速度较慢，主要用于主存。DRAM的存储单元结构简单（1管1容），但电容电荷易流失，因此需每隔一定时间（如64ms）对所有存储单元重新充电。3.数据相关包括：（1）写后读（RAW）：前条指令写，后条指令读同一寄存器。解决方法：转发（数据旁路）技术，将运算结果直接从流水线寄存器转发到后续阶段。（2）读后写（WAR）：前条指令读，后条指令写同一寄存器。解决方法：通过指令调度或流水线互锁（暂停）避免。（3）写后写（WAW）：两条指令写同一寄存器。解决方法：调整指令顺序或使用寄存器重命名。4.页表是虚拟地址到物理地址的映射表，作用是实现虚拟存储管理。页表项主要字段：有效位：表示该页是否在主存中；物理页号（页框号）：对应主存的物理页地址；修改位：表示该页是否被修改过（写回时需判断）；访问位：表示该页最近是否被访问过（替换策略用）；保护位：表示该页的读写权限（如只读、可读写）。5.程序查询方式：CPU主动查询外设状态，效率低，适用于低速外设；中断方式：外设准备好后向CPU发中断请求，CPU暂停当前程序处理I/O，效率较高，适用于中速外设；DMA方式：DMA控制器直接控制主存与外设的数据传输，无需CPU干预，效率最高，适用于高速外设（如磁盘、网卡）。DMA方式通过硬件接管总线，减少了CPU的干预次数，因此适合大数据量、高速度的传输需求。四、分析题1.（1）x=+13/32=+0.01101B，8位补码：00110100（符号位0，数值位01101后补0至7位）；y=-17/64=-0.010001B，8位补码：11011111（原码1010001，取反1101110，加1得1101111，符号位1，共8位）。（2）x补=00110100，y补=11011111；x+y补=00110100+11011111=00010011（最高位进位1溢出，模2^8）。（3）无溢出。双符号位判断：假设采用双符号位，x补=000110100（扩展为9位），y补=11011111（扩展为9位），相加结果为00010011，符号位一致，无溢出。2.（1）主存容量2GB=2^31B，块大小32B=2^5B，主存地址共31位，块内偏移5位；Cache块数=256KB/32B=8192=2^13块，全相联映射下无组号字段，标记字段=31-5=26位。（2）平均访问时间=Cache命中率×10ns+(1-命中率)×100ns=12ns；解得命中率=(100-12)/(100-10)=88/90≈0.978（97.8%）。（3）4路组相联，Cache组数=8192/4=2048=2^11组，组号字段11位；主存地址=标记（31-5-11=15位）+组号（11位）+块内偏移（5位），故组号字段11位。五、设计题（1）指令格式设计（16位）：运算类指令（4条）：操作码（4位）+源寄存器1（5位）+源寄存器2（5位）+目的寄存器（5位）→需调整：16位无法容纳3个5位字段。修正：运算类指令为RR型，操作数为2个源寄存器，结果存目的寄存器。格式：操作码（4位）+源寄存器1（5位）+源寄存器2（5位）+目的寄存器（5位）→总位数4+5+5+5=19位，超出16位。重新设计：采用双操作数（源1、源2），结果覆盖源1或源2。调整为：操作码（4位）+源寄存器（5位）+目的寄存器（5位）+保留（2位）。但更合理的方式是使用16位指令，操作码4位，寄存器字段各5位（5+5=10），剩余2位保留。最终运算类指令格式：[4位操作码][5位源寄存器][5位目的寄存器][2位保留]。访存类指令（LOAD/STORE）：基址寻址，需基址寄存器（5位）、偏移量（16位有符号数）。但16位指令无法容纳16位偏移量，因此调整偏移量为8位（16位地址不够，需结合基址寄存器的16位）。修正：基址寄存器（5位），偏移量（8位），操作码（4位），剩余3位保留。格式：[4位操作码][5位基址寄存器][8位偏移量][3位保留]。控制类指令（JMP/JZ）：PC相对寻址，偏移量16位有符号数。同样16位指令无法容纳，调整偏移量为8位。格式：[4位操作码][8位偏移量][4位保留]（JMP