2026年计算机专业《计算机组成原理》试卷及参考答案

2026年计算机专业《计算机组成原理》试卷及参考答案一、单项选择题（每题2分，共30分）1.某32位计算机采用小端方式存储，若内存地址0x1000处依次存放字节数据0x12、0x34、0x56、0x78，则地址0x1000对应的32位整数是（）A.0x12345678B.0x78563412C.0x34127856D.0x567812342.若浮点数格式为1位符号位，8位阶码（移码，偏置值127），23位尾数（原码，隐含最高位1），则十进制数-12.625的规格化浮点数二进制表示为（）A.11000001010010100000000000000000B.11000001110010100000000000000000C.01000001010010100000000000000000D.010000011100101000000000000000003.RISC-V指令系统中，以下哪条指令的功能是将寄存器x5的内容左移12位后存入x6（）A.sllix6,x5,12B.srlix6,x5,12C.sraix6,x5,12D.addix6,x5,124.某CPU的指令流水线分为取指（IF）、译码（ID）、执行（EX）、访存（MEM）、写回（WB）5段，各段延迟分别为200ps、150ps、300ps、250ps、100ps。则流水线的时钟周期至少应为（）A.100psB.150psC.250psD.300ps5.某计算机主存容量4GB，按字节编址，采用4路组相联Cache，块大小64B，Cache总容量512KB。则主存地址中组号字段的位数是（）A.10B.12C.14D.166.动态随机存储器（DRAM）的刷新操作是因为（）A.存储电容电荷会泄漏B.地址线复用需要刷新C.行选通信号需要周期性激活D.防止存储单元被误写7.以下哪项不是指令流水线中的结构冒险（）A.取指阶段和访存阶段同时访问主存B.译码阶段需要寄存器堆读端口被占用C.执行阶段ALU被乘法器独占D.写回阶段寄存器写端口被占用8.某计算机采用虚拟存储器，页表存放在主存中，TLB命中率90%，主存访问时间100ns，TLB访问时间10ns，缺页率0.1%，缺页处理时间10ms。则有效访问时间约为（）A.11nsB.20nsC.110nsD.10010ns9.RISC-V的A扩展指令集中，以下哪条指令用于原子交换（）A.lr.wB.sc.wC.amoadd.wD.amoswap.w10.某计算机的总线采用同步定时方式，总线时钟频率100MHz，总线宽度64位，每个总线周期传输2个数据块。则总线带宽为（）A.1.6GB/sB.3.2GB/sC.6.4GB/sD.12.8GB/s11.以下关于指令系统设计的描述，错误的是（）A.CISC通过复杂指令减少指令条数B.RISC通过简化指令提高流水线效率C.变长指令集不利于指令对齐D.操作数寻址方式越多，指令译码越简单12.某CPU的CPI为1.2，主频3GHz，执行某程序耗时2秒。则该程序的指令条数约为（）A.5×10^9B.6×10^9C.7×10^9D.8×10^913.以下哪种输入输出方式需要CPU全程参与数据传输（）A.程序查询B.中断C.DMAD.通道14.某32位计算机的指令格式为：1位操作码扩展标志，4位基本操作码，若设计5种三地址指令、15种二地址指令、31种一地址指令，则零地址指令最多有（）A.8B.16C.32D.6415.以下关于存储系统层次结构的描述，正确的是（）A.层次越高，容量越大，速度越慢B.Cache解决主存与CPU速度不匹配问题C.虚拟存储器解决主存容量不足问题D.外存直接与CPU交换数据二、填空题（每空2分，共20分）1.十进制数-57的8位补码表示为__________。2.某指令系统有16位指令，操作码4位，若采用扩展操作码技术，最多可定义__________条三地址指令（地址字段各3位）。3.流水线中，由于后续指令需要前面指令的结果而引发的冒险称为__________冒险。4.某Cache采用全写法（Write-Through），则需要设置__________位来记录块是否被修改。5.RISC-V的RV32I指令集中，寄存器x0的特殊功能是__________。6.主存与CPU之间增加Cache的理论依据是__________原理。7.某计算机的指令周期包括取指、间址、执行、中断4个阶段，其中__________阶段是可选的。8.动态分支预测中，2位饱和计数器的状态转移规则是：预测正确则计数器__________（填“加1”或“减1”），直到达到最大值。9.总线仲裁的两种主要方式是__________仲裁和分布式仲裁。10.虚拟存储器中，页表项的关键字段包括有效位、修改位、访问位和__________。三、简答题（每题8分，共32分）1.简述定点数原码、反码、补码的表示规则，并说明补码的主要优点。2.比较指令流水线中“转发（Forwarding）”和“暂停（Stall）”两种冒险处理方式的原理及适用场景。3.说明DRAM的“读-修改-写”操作流程，并解释为何需要预充电步骤。4.描述RISC-V指令系统中“加载（Load）”和“存储（Store）”指令的寻址方式及数据传输方向。四、分析题（每题10分，共20分）1.某计算机的主存地址48位，Cache采用8路组相联，块大小128B，Cache总容量2MB。（1）计算主存地址中各字段（标记、组号、块内偏移）的位数；（2）若Cache初始为空，访问主存地址序列为0x00000000,0x00000100,0x00000200,...,0x00001000（步长0x100），计算Cache命中率；（3）提出一种提高该Cache命中率的优化方法，并说明理由。2.给定RISC-V汇编代码段：addix5,x0,10addix6,x0,20addx7,x5,x6lwx8,0(x7)swx8,4(x7)假设流水线为5段（IF→ID→EX→MEM→WB），且无转发和分支预测机制。（1）分析该代码执行过程中存在的流水线冒险类型及具体指令对；（2）计算执行这段代码需要的总时钟周期数（假设所有指令均需完整5段）。五、设计题（8分）设计一个支持立即数寻址和寄存器间接寻址的16位指令格式，要求：操作码4位；立即数寻址时，立即数占8位；寄存器间接寻址时，寄存器号占3位（共32个通用寄存器）；包含1位寻址方式标志位。画出指令格式示意图（标注各字段名称及位数），并说明两种寻址方式的操作数获取方法。参考答案一、单项选择题1.B2.A3.A4.D5.B6.A7.C8.C9.D10.B11.D12.A13.A14.B15.C二、填空题1.110001112.163.数据4.0（或不需要，因全写法直接写主存）5.恒零6.局部性7.间址8.加19.集中式10.物理页号三、简答题1.原码：符号位+绝对值，0有±0；反码：正数同原码，负数符号位不变，数值位取反；补码：正数同原码，负数符号位不变，数值位取反加1。补码优点：符号位参与运算，可统一处理加减法，0表示唯一。2.转发：通过硬件将前级指令的结果直接传递给后续指令的输入，避免流水线暂停，适用于数据冒险中结果已产生但未写回寄存器的情况；暂停：插入气泡（NOP）使后续指令等待，适用于转发无法覆盖（如结果未计算完成）或结构冒险时资源被占用的场景。3.DRAM读操作：选通行地址→选通列地址→读出存储电容电荷→放大后输出；修改操作：根据新数据重写存储电容；写操作：将新数据写入存储电容。预充电：关闭行选通信号，对所有位线放电，为下次读操作准备。4.Load指令（如lw）：从主存读取数据到寄存器，寻址方式为基址偏移（寄存器值+立即数为有效地址）；Store指令（如sw）：将寄存器数据写入主存，寻址方式同Load。数据方向：Load是主存→寄存器，Store是寄存器→主存。四、分析题1.（1）块大小128B=2^7B→块内偏移7位；Cache容量2MB=2^21B，8路组相联→组数=2^21/(8×128)=2^21/(2^3×2^7)=2^11→组号11位；标记位=48-11-7=30位。（2）地址序列步长0x100=256B=2×128B，即每次访问间隔2个块。Cache每组8块，主存地址0x00000000对应组号=0x00000000/(8×128)=0，下一个地址0x00000100对应组号=256/(8×128)=0.25→取整为0（因组号=地址/(块大小×路数)），故所有地址映射到同一组。Cache初始空，前8次访问不命中（填充满8块），第9次访问时组内已有8块，发生替换，总访问次数=(0x00001000-0x00000000)/0x100+1=17次。命中次数=17-8=9→命中率=9/17≈52.9%。（3）优化方法：增大Cache块大小（如256B），减少访问步长与块大小的冲突；或采用全相联映射，避免组冲突；或增大Cache容量，增加每组块数。2.（1）数据冒险：addx7,x5,x6的结果在WB段（第5周期）写回x7，而lwx8,0(x7)在ID段（第3周期）需要读取x7，存在RAW冒险（add与lw）；swx8,4(x7)在ID段（第4周期）需要读取x7，同样与add存在RAW冒险。（2）指令执行顺序及周期：addix5：周期1-5addix6：周期2-6（无冒险）addx7：周期3-7（无冒险）lwx8：因需要x7在周期5后可用，需暂停2周期（周期8-12）