CN119403121A 存储单元结构及其制造方法、存储单元阵列结构 （长鑫科技集团股份有限公司）

晶体管包括沿第二方向上依次接触连接的第一实施例至少可以有利于提高存储单元结构的电2其中，所述第一晶体管包括沿第二方向上依次接触连接的第一杂区中的掺杂浓度范围为1x1018atom/cm3～1x1019atom/cm3；所述第二掺杂离子在所述存储区中的掺杂浓度范围为1x1016atom/cm3～8x1017atom/x1017atom/cm3。4.根据权利要求1至3中任一项所述的存储单元结构，其5.根据权利要求1至3中任一项所述的存于所述第一掺杂区和所述第四掺杂区之间，且位于所述第三掺杂区和所述第六掺杂区之对所述基底的不同区域进行掺杂处理和图形化处理，以形成包括沿形成介质层，所述介质层环绕所述存储区沿第一方向延伸的侧壁，3形成第二晶体管，所述第二晶体管位于所述介质层和所述存储区远离所其中，所述第二晶体管包括沿所述第二方向上依次接触连接的采用两次不同的掺杂工艺向所述基底中掺杂所述第二掺杂离子，以形采用第三掺杂工艺向所述存储区未遮挡的所述初始第一掺杂区中掺杂所述第一掺杂在所述初始第三掺杂区远离剩余所述基底的一侧形成具采用第五掺杂工艺向所述开口露出的所述初始第三掺杂区中掺杂所述第一掺杂离子，在所述第二掺杂区远离剩余所述基底的一侧形成掺杂有所述第二掺杂离子的初始第四掺杂区，所述初始第四掺形成沿所述第一方向堆叠设置的栅介质层和栅极，所述栅介质层位采用第六掺杂工艺向所述栅介质层未遮挡的所述初始第四掺杂区中掺杂所述第一掺多个根据权利要求1至8中任一项所述的存储单元第一方向和/或第三方向间隔排布，所述第一方向、所述第二方向和所述第三方向两两相4连接层也与沿所述第一方向上间隔排布的多个所述存储单元结构所述栅介质层沿所述第一方向上远离所述第五掺杂述栅极与沿所述第三方向上间隔排布的多个所述存储单元5[0001]本公开实施例涉及半导体技术领域，特别涉及一种存储单元结构及其制造方法、[0002]常见的动态随机存取存储器(DRAM，DynamicRandomAccessMemory)为1T1C类[0007]在一些实施例中，所述第二掺杂离子在所述第二掺杂区中的掺杂浓度范围为1×6所述初始第三掺杂区中掺杂所述第一掺杂离子，以形成所述第一掺杂区和所述第三掺杂7[0017]根据本公开一些实施例，本公开实施例又一方面还提供有利于提高存储单元结构的电荷存储效率，即提高对存储单元结构进行写入操作的效率，[0025]图6至图14为本公开另一实施例提供的存储单元结构的制造方法中各步骤对应的[0026]图15为本公开又一实施例提供的存储单元结构的读写控制方法对应的三种电路[0027]图16和图17为本公开再一实施例提供的存储单元阵列结构的两种立体结构示意8有利于提高存储单元结构的电荷存储效率，即提高对存储单元结构进行写入操作的效率，且与第二晶体管102中的第五掺杂区122接触连接，因而可以借助第一晶体管101和第二晶体管102同时在存储区SN中存储电荷，从而有利于提高存储单元结构100的电荷存储效率，公开实施例中提供的存储单元结构100有利于降低其自9时，能够在存储区SN中存储的电荷量较小，即存储区SN提供给第二掺杂区121的电流较小时，利用第一晶体管101的电流放大作用从第一晶体管101的第三掺杂区131处读出较大的单元结构100中存储逻辑电平为1的数据和读取逻辑电平为1的数据，从而有利于提高存储另一者可以作为第二晶体管102的漏极，部分第五掺杂区122在第二晶体管102导通时作为drainleakage)。以下以第二晶体管102为NMOS管和第一晶体管为三级管为示例对存储单[0043]第一晶体管101作为存储单元结构100的读取晶体管，第二晶体管102作为存储单得第二晶体管102处于关断状态，第二晶体管102中产生较大的从第六掺杂区132流至第五101内部的自由载流子在强电场作用下加速到具有足够高的能量而碰撞激发产生倍增。如储的电荷量较小甚至存储区SN中不具有电流，利用第一晶体管101的电流放大作用从第一[0047]在上述实施例中，第二掺杂离子在第二掺杂区121中的掺杂浓度可以大于在存储子在第二掺杂区121中的掺杂浓度最大的前提下，第二掺杂离子在存储区SN和第五掺杂区[0050]在一些实施例中，第二掺杂离子在第二掺杂区121中的掺杂浓度范围可以为1×1018atom/cm3～1×1019atom/cm3；第二掺杂离子在存储区SN中的掺杂浓度范围可以为1×五掺杂区122两者中的任一者的掺杂浓度范围为1×1016atom/cm3～8×1017atom/cm3即可，无需第二掺杂离子在存储区SN和第五掺杂区122两者中的掺杂浓度范围均为1×1016atom/[0051]在一些实施例中，第一掺杂区111和第三掺杂区131中除了掺杂有第一掺杂离子浓度远远低于第一掺杂离子在第三掺杂区131中的[0052]在一些实施例中，第四掺杂区112和第六掺杂区132中除了掺杂有第一掺杂离子浓度远远低于第一掺杂离子在第六掺杂区132中的[0053]在一些实施例中，参考图2至图4，存储单元结构100还可以包括：第一电连接层二方向Y上，第一电连接层103贯穿第四掺杂区112以及贯穿至少部分厚度的第一掺杂区[0055]如此，图2至图5所示的示例有利于利用同一第一电连接层103控制存储单元结构100中的第一掺杂区111和第四掺杂区112，以降低控制存储单元结构100中的第一晶体管[0056]在一些实施例中，参考图2至图4，存储单元结构100还可以包括：第二电连接层二方向Y上，第二电连接层104贯穿第六掺杂区132以及贯穿至少部分厚度的第三掺杂区[0058]如此，图2至图5所示的示例有利于利用同一第二电连接层104控制存储单元结构100中的第三掺杂区131和第六掺杂区132，以降低控制存储单元结构100中的第一晶体管电绝缘，以及通过介质层105实现存储区SN和第一电连接层103与第二电连接层104之间的[0060]在一些实施例中，参考图3至图5，介质层105包括第一介质层115和第二介质层介质层115远离存储区SN的侧壁上，以及位于第一电连接层103沿第一方向X延伸的部分侧SN和第二掺杂区121之间的接触面积，以降低存储区SN和第二掺杂区121之间的接触电阻，以及降低载流子在存储区SN和第二掺杂区121处复合的概率，从而有利于提高存储区SN的以降低存储区SN和第五掺杂区122之间的接触电阻，以及降低载流子在存储区SN和第五掺沿第一方向X堆叠设置，有利于降低存储单元结构100在垂直于第一方向X的平面中的布局进行详细说明。图6至图14为本公开另一实施例提供的存储单元结构的制造方法中各步骤同区域进行掺杂处理和图形化处理，以形成包括沿第二方向Y上依次接触连接的第一掺杂第三掺杂区131、第四掺杂区112、第六掺杂区132中均掺杂有第一掺杂离子，第二掺杂区底140远离初始第一掺杂区120的一侧，且第二掺杂离子在初始第二掺杂区130中的掺杂浓始第一掺杂区120中的掺杂浓度，使得后续第二掺杂离子在存储区SN中的掺杂浓度可以小用第一掺杂工艺在基底110中形成初始第一掺杂区120；采用第二掺杂工艺在基底110中形于第二掺杂工艺的功率，使得第一掺杂工艺中第二掺杂离子注入基底110中的深度大于第[0077]结合参考图7和图8，采用第三掺杂工艺向存储区SN未遮挡的初始第一掺杂区120杂区远离剩余基底的一侧形成掺杂有第二掺[0086]需要说明的是，后续图11至图13所示的各步骤对应的结构示意图是以形成如图5剩余第一介质膜135作为第一介质层115。需要说明的是，后续在为形成第一电连接层103图11，对第一介质膜135和第二介质膜145进行回刻蚀，以露出存储区SN远离衬底140的顶掺杂区131和第六掺杂区132(参考图4)远离存储区SN的一侧形成第二电连接层104(参考图位于介质层105和存储区SN远离第一晶杂区122和第二掺杂区121中的掺杂浓[0092]继续参考图12，形成沿第一方向X堆叠设置的栅介质层142和栅极152，栅介质层122和第六掺杂区132时对栅介质层142和栅极152于1T1C类型的存储单元结构，本公开实施例中提供的存储单元结构100有利于降低其自身例提供的存储单元结构或者述实施例提供的存储单元结构的制造方法形成的存储单元结[0104]结合参考参考图15中15a和图4，若对存储单元结构100进行写入逻辑电平1的操接层103接地，即使得第一电连接层103处的电压为0V，使得第一掺杂区111和第四掺杂区[0106]结合参考参考图15中15b和图4，若对存储单元结构100进行写入逻辑电平0的操连接层104施加第二正压，例如0.5V，使得第三掺杂区131和第六掺杂区132处电压均为处的电压大于第一掺杂区111处的电压，两者构成的PN结处于正向偏置状态，第三掺杂区体管101处于正常工作状态，可以利用第一晶体管101的电流放大作用从第一晶体管101的[0111]若存储区SN中存储的电荷量较小甚至存储区SN中不具有电流，第一晶体管101处管101的电流放大作用从第一晶体管101的第三掺杂区131处读出的电流较小，以完成逻辑电压也为参考值，实际应用中只需使得接地的电压大于对应操作中的负压和/或小于对应[0114]综上所述，存储单元结构100可以借助第一晶体管101和第二晶体管102同时在存储区SN中存储电荷，从而提高存储单元结构100的电荷存储效率，即提高对存储单元结构四掺杂区112均接触连接；第二电连接层104也与沿第一方向X上间隔排布的多个存储单元结构100均接触连接指的是：第二电连接层104与多个存储单元结构和的第三掺杂区131和[0119]需要说明的是，图16中以沿第一方向X间隔排布的存储单元结构100的数量为2为即本公开再一实施例对存储单元阵列结构中沿第一方向X间隔排布的存储单元结构100的供的存储单元结构100或者多个如前述实施例提供的制造方法制造而成的存储单元结构隔排布的多个存储单元结构100对应指的是：栅极152与沿第三方向Z上间隔排布的多个存沿第三方向Z上间隔排布的多个存储单元结构100中的中的第五掺杂区122均对应，且栅介质层142与沿第三方向Z上间隔排布的多个存储单元结构100中的第五掺杂区122均接触连[0123]需要说明的是，图17以沿第三方向Z间隔排布的存储单元结构100的数量为2为示本公开再一实施例对存储单元阵列结构中沿第三方向Z间隔排布的存储单元结构100的数述实施例提供的存储单元结构100或者多个如前述实施例提供的制造方法制造而成的存储[0127]需要说明的是，存储单元阵列结构的读写控制方法与存储单元结构100的读写控一方向X堆叠设置，有利于降低存储单元结构100在垂直