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文档简介

16.1库单元定义`timescale1ns/1ps//定义时间单位`celldefine//定义库单元开始关键字module库单元名称(//库单元名称和端口列表<输出端口名>,<输入端口名>);//端口类型声明output<output_terminal_name>;input<input_terminal_names>;reg<output_terminal_name>;//实例化引用VerilogHDL预定义的原语或UDP<定义的原语或UDP1>;…<定义的原语或UDPn>;specify//路径延时声明specparam（可选）//延时参数(可选)声明

//路径延时语句

（<source_field>*><destination_field>）=<delay_value>endspecifyendmodule//`endcelldefine库单元以关键字`celldefine开始，`endcelldefine结束16.2组合逻辑库单元`timescale1ns/1ps//定义时间单位`celldefine//定义库单元开始关键字moduleNAND2X1(Y,A,B);//库单元名称和端口列表outputY;//端口类型声明inputA,B;nand(Y,A,B);//实例化引用VerilogHDL预定义的原语specify//路径延时声明//delayparametersspecparam//延时参数声明tplh$A$Y=1.0,tphl$A$Y=1.0,tplh$B$Y=1.0,tphl$B$Y=1.0;//pathdelays//路径延时(A*>Y)=(tplh$A$Y,tphl$A$Y);(B*>Y)=(tplh$B$Y,tphl$B$Y);endspecifyendmodule//NAND2X1`endcelldefine后缀X1的含义为单元NAND2中的一种器件，数字“1”表示器件的一个规格，其值越大，对应器件的面积尺寸越大ABY0x1x01110`timescale1ns/1ps`celldefinemoduleMX2X1(Y,A,B,S0);outputY;inputA,B,S0;udp_mux2u0(Y,A,B,S0);specify//delayparametersspecparamtplh$A$Y=1.0,tphl$A$Y=1.0,tplh$B$Y=1.0,tphl$B$Y=1.0,tplh$S0$Y=1.0,tphl$S0$Y=1.0;//pathdelaysif((A==1'b1)&&(B==1'b0)) (S0*>Y)=(tplh$S0$Y,tphl$S0$Y);if((A==1'b0)&&(B==1'b1))(S0*>Y)=(tplh$S0$Y,tphl$S0$Y);(B*>Y)=(tplh$B$Y,tphl$B$Y);(A*>Y)=(tplh$A$Y,tphl$A$Y);endspecifyendmodule//MX2X1`endcelldefine后缀X

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