VerilogHDL负责数字电路设计（AI助学版）课件

9.5自动测试平台电路的自动测试平台模型示意图如所示。电路的激励文件有很多个，每个激励文件测试电路某一个或多个功能，每个功能会有一个预期输出结果。图给出的5个功能块，其中电路输出结果是仿真工具软件测试电路产生的输出信号波形，其余四个模块都需要设计人员自己编写程序代码被测电路可以是从各个层次描述的电路，可以是行为算法级描述、RTL级描述、网表级描述以及电路布局和布线后的有延时信息电路网表激励文件和期望输出结果是根据电路功能编写，没有可综合性的要求被测电路期望输出结果比较激励电路输出结果9.5.1模16计数器自动测试设计模16计数器之前，把输入和期望输出用VerilogHDL描述，并调试正确modulecount4(c_out,reset,clk);inputreset,clk;output[3:0]c_out;endmodule`timescale1ns/1nsmodulecount4_top;regclk,reset;wire[3:0]q;wireresult;parameterClockPeriods=100;//count4电路尚未设计，此处仅为空模块用于波形调试count4count4(.c_out(q),.reset(reset),.clk(clk));initialclk=1;always#(ClockPeriods/2)clk=~clk;initialbeginreset=1;#(1.5*ClockPeriods)reset=0;endreg[3:0]count;initial//生成结果值begincount=4'h0;#(2*ClockPeriods)count=4'h1;#(ClockPeriods)count=4'h2;#(ClockPeriods)count=4'h3;#(ClockPeriods)count=4'h4;#(ClockPeriods)count=4'h5;#(ClockPeriods)count=4'h6;#(ClockPeriods)count=4'h7;#(ClockPeriods)count=4'h8;#(ClockPeriods)count=4'h9;#(ClockPeriods)count=4'ha;#(ClockPeriods)count=4'hb;#(ClockPeriods)count=4'hc;#(ClockPeriods)count=4'hd;#(ClockPeriods)count=4'he;#(ClockPeriods)count=4'hf;end//把电路count4的输出q和仿真生成的count进行自动比较assignresult=(q==count)?1'b1:1'b0;endmodule在count4_top测试文件中，设计人员建立了一个自动测试平台期望的计数器count4的输出结果，先用信号count表示，测试中利用initial语句进行产生0、1、2、…、f，这里不考虑电路的实现，只考虑输入和输出波形用count与计数器电路count4输出结果q的值进行实时比较。由于count4还没有设计好，输出q的值是z值，result的结果是x在这一步，主要关注reset、clk和count信号的波形仿真平台建好以后，完善count4计数器电路的内容modulecount4(c_out,reset,clk);inputreset,clk;output[3:0]c_out;reg[3:0]c_out;always@(posedgeclkorposedgereset)beginif(reset)c_out<=0;elsec_out<=c_out