北京航空航天大学《电子电路i》eda实验

北京航空航天大学《电子电路I》EDA实验电子信息工程专业必修实验课程Contents课程目录从基础环境到综合应用，系统掌握EDA与数字电路设计核心技能。01EDA技术基础与环境搭建02组合逻辑电路设计03时序逻辑电路设计04VHDL编程与综合应用Chapter01EDA技术基础与环境搭建建立电子设计自动化的整体认知框架CourseOverview课程定位与教学目标本课程是电子信息工程专业的重要实践环节，旨在通过系统训练使学生掌握EDA技术核心技能，培养自顶向下的硬件设计思维与工程实践能力，为后续专业课程及职业发展奠定基础。课程性质专业选修课总学时32学时，1学分，强调动手实践与工程应用能力培养32学时先修要求知识基础储备数字电子技术、电子设计自动化理论基础，具备基本电路分析能力电路分析核心能力双轨设计方法掌握原理图输入与VHDL语言两种设计方法，能独立完成数字电路系统设计与调试VHDL工程素养规范实践能力训练严谨的科学态度、规范的实验流程、问题排查与解决方案设计能力问题排查OVERVIEWEDA技术概述EDA（电子设计自动化）是利用计算机辅助完成电子系统设计的核心技术，具有设计效率高、修改便捷、可仿真验证等优势。01技术定义：ElectronicDesignAutomation，利用计算机工具进行电子系统的自动化设计与验证02核心优势：设计周期短、修改灵活、可预先仿真验证，大幅降低硬件试错成本03应用领域：从简单数字电路到复杂SoC芯片设计，EDA贯穿现代电子产品开发全流程04发展趋势：向更高层次抽象、更强仿真能力、AI辅助设计方向持续演进EDA工具典型电路设计工作界面Methodology自顶向下设计方法论自顶向下是EDA核心思想，从系统功能逐层分解至电路单元，层次清晰、便于协作，是复杂系统设计标准范式。01/设计理念设计理念从系统整体功能出发，逐层细化分解，避免陷入底层细节而迷失全局方向。强调先把握整体架构，再深入局部实现。核心理念全局优先·逐层细化02/实施步骤实施步骤系统功能定义→模块划分→接口设计→子模块实现→系统集成→功能验证，形成完整的设计闭环。关键步骤六阶段递进·闭环验证03/层次化优势层次化优势各模块独立开发测试，降低设计复杂度，便于多人协作与后期维护升级，提升团队并行效率。协作价值并行开发·独立验证04/工程实践意义工程实践意义现代大规模FPGA/ASIC设计均采用此方法，是工业界标准设计流程，支撑千万门级芯片开发。行业标准FPGA/ASIC·广泛适用LABORATORYSETUP实验设备与环境配置实验环境由微型计算机、ZYE1502C型EDA实验箱及MAX+plusII/QuartusII软件构成，实验箱集成CPLD芯片、LED指示灯、拨位开关、七段数码管等外设，支持从原理图输入到硬件验证的完整设计流程。ZYE1502C型EDA实验箱实物01硬件平台：微型计算机+ZYE1502C型EDA实验箱，集成CPLD可编程逻辑器件，提供丰富的可编程资源与稳定可靠的硬件运行环境02外设资源：拨位开关用于输入、LED灯用于输出指示、七段数码管用于数字显示，多种外设组合满足各类数字电路实验的输入输出需求03软件工具：MAX+plusII（原理图设计）、QuartusII（综合设计）、VHDL编译器，形成从设计输入到下载验证的完整EDA开发工具链04辅助仪器：万用表用于电路检测、双踪示波器用于信号观测与调试，确保实验过程中的电气安全与信号质量分析CHAPTER02组合逻辑电路设计掌握原理图输入方法与基本门电路设计Experiment01·DigitalLogic实验一：五人表决器设计五人表决器是经典组合逻辑设计案例，通过多数表决功能的实现，训练学生掌握原理图输入设计方法、MAX+plusII软件操作流程及CPLD硬件验证的完整工程实践。01设计目标5输入表决电路，过半数同意（≥3人）则输出通过信号，否则输出不通过。该设计是组合逻辑电路的典型应用，体现"少数服从多数"的决策机制。≥3/502逻辑分析列出真值表，化简逻辑表达式，确定所需门电路类型与连接方式。通过卡诺图或公式法进行逻辑优化，得到最简与或表达式。真值表03实现方法使用基本门电路（与门、或门）构建原理图，完成编译与功能仿真验证。在MAX+plusII图形编辑器中绘制电路，进行波形仿真确认逻辑正确性。与门+或门04硬件测试5输入接拨位开关，2输出接LED灯，下载至CPLD后进行实际功能验证。通过硬件实验箱测试所有输入组合，验证电路实际工作特性。CPLDDesignWorkflow原理图输入设计流程MAX+plusII原理图输入设计遵循新建项目→原理图绘制→编译检查→功能仿真→引脚锁定→下载验证的标准流程，每一步都有明确的检查点，确保设计正确性与可靠性。01项目创建新建工程文件，选择目标CPLD器件型号，设置工作目录与文件名规范INIT02原理图绘制调用元件库中的门电路、触发器等，按逻辑关系连线，注意信号命名规范DESIGN03编译与仿真编译检查语法与连接错误，创建波形文件进行功能仿真，验证逻辑正确性VERIFY04引脚分配与下载根据实验箱硬件资源锁定输入输出管脚，生成配置文件下载至CPLDDEPLOYEXPERIMENT02实验二：四位异步计数器设计四位异步计数器实验通过层次化设计方法，先构建两位计数器子模块再级联扩展，训练学生掌握模块化设计思想与层次化原理图输入技术，为复杂数字系统设计奠定基础。设计目标实现四位二进制加法计数，从0000递增到1111后循环，支持异步清零功能。0000→1111层次化设计先设计两位计数器并封装为元件，再调用两个该元件级联构成四位计数器。级联扩展关键技术D触发器级联、时钟信号传递、异步清零逻辑、元件例化与层次调用。D触发器验证方法时钟源接1Hz以下低频，四位输出接LED观察计数序列，按键实现清零复位。≤1HzCHAPTER03时序逻辑电路设计掌握触发器、计数器与状态机设计方法CHAPTER13·DIGITALLOGIC时序逻辑电路基础时序逻辑电路具有记忆功能，输出取决于当前输入与历史状态。同步时序电路状态变化与时钟同步，异步时序电路状态变化有先后顺序。掌握状态分析与设计方法是数字系统设计的核心能力。核心特征电路包含存储元件（触发器），具有记忆能力，输出与当前输入和历史状态相关触发器同步时序所有触发器共用统一时钟信号，状态变化同步发生，设计相对简单、时序可控统一时钟异步时序各触发器时钟不同或无统一时钟，状态变化有先后顺序，需特别注意竞争冒险竞争冒险分析方法建立状态方程、列出状态转换表、绘制状态图，理解电路状态转移规律状态图DigitalLogic·SequentialCircuits触发器与时序元件触发器是时序电路的基本存储单元，D触发器输出跟随输入，JK触发器功能更全面可实现多种操作。掌握触发器特性方程与状态转换规律，是设计计数器、寄存器等时序电路的基础。D触发器特性方程Q*=D，时钟边沿时刻输出跟随输入，结构简单常用于移位寄存器Q*=DJK触发器特性方程Q*=JQ'+K'Q，可实现置0、置1、保持、翻转四种功能，应用灵活Q*=JQ'+K'QT触发器特性方程Q*=T⊕Q，T=1时翻转、T=0时保持，是计数器设计的理想选择Q*=T⊕Q触发方式电平触发与边沿触发两种，边沿触发抗干扰能力强，是现代设计的主流选择边沿触发SEQUENTIALLOGIC计数器设计方法计数器设计需确定触发器数量、分析状态转换关系、设计驱动方程。同步计数器速度快，异步计数器结构简单。BINARY二进制计数器按自然二进制码递增计数，n位计数器模值为2ⁿ，从0计数到2ⁿ−12ⁿDECIMAL十进制计数器计数到9后归零，需设计反馈清零或置数逻辑，实现模10计数功能MOD-10SYNCHRONOUS同步设计所有触发器共用时钟，状态同时变化，工作频率高，适合高速应用场景高速应用ASYNCHRONOUS异步设计低位输出作为高位时钟，结构简单但存在传输延迟累积，适合低速应用低速应用CHAPTER04VHDL编程与综合应用掌握硬件描述语言与复杂数字系统设计HARDWAREDESCRIPTIONLANGUAGEVHDL硬件描述语言概述VHDL是IEEE标准硬件描述语言，具有多层次描述能力、良好可移植性和强大综合功能。与原理图输入相比，VHDL更适合复杂系统设计，是现代FPGA/ASIC开发的主流设计方法。语言起源VHSICHardwareDescriptionLanguage，由美国国防部开发，现为IEEE1076标准。IEEE1076描述层次支持行为级、寄存器传输级（RTL）、门级等多层次抽象描述，灵活性强。RTL核心优势代码可移植性好、便于版本管理、适合复杂系统、支持参数化与复用设计。可移植复用设计流程编写代码→语法检查→功能仿真→逻辑综合→布局布线→时序仿真→下载。7StepsProgramStructureVHDL程序基本结构VHDL程序由实体和结构体构成：实体定义电路外部接口（输入输出端口），结构体描述内部实现逻辑。一个实体可对应多个结构体实现，通过配置选择具体实现方式，支持代码复用与模块化设计。实体（Entity）定义设计单元的外部接口，声明输入输出端口的名称、方向与数据类型Entity结构体（Architecture）描述电路的内部行为或结构，可采用行为描述、数据流或结构描述Architecture库与程序包Library声明使用的库，Package存放可复用的类型、常量和子程序定义Library&Package配置（Configuration）当实体有多个结构体时，用于指定综合时选择的具体实现版本ConfigurationDATATYPES&OPERATORSVHDL数据类型与操作符VHDL是强类型语言，常用类型包括STD_LOGIC、STD_LOGIC_VECTOR、INTEGER等。逻辑操作符支持AND、OR、NOT、XOR等运算。正确选择数据类型是编写规范VHDL代码的基础。STD_LOGIC类型9值逻辑系统（'0'、'1'、'Z'、'X'等），是工业标准，推荐使用。支持高阻态和不定态建模，适用于多驱动总线场景。9-ValueLogicSTD_LOGIC_VECTOR多比特向量类型，用于表示总线、多位信号，支持位切片操作。可灵活定义位宽和方向，是描述数据通路的理想选择。Multi-BitBusINTEGER类型整数类型，用于计数器、循环变量等，综合时自动映射为二进制位宽。支持范围限定，便于优化硬件资源。AutoBit-Width逻辑操作符AND、OR、NOT、NAND、NOR、XOR、XNOR，用于组合逻辑表达式构建。运算符优先级明确，支持括号分组。7OperatorsEXPERIMENT03·VHDL实验三：基本门电路VHDL设计通过VHDL文本输入方式实现与门、或门、与非门、或非门、异或门、反相器等基本门电路集成，训练学生掌握VHDL语法基础、文本输入设计流程及硬件验证方法。设计目标单一模块集成6种基本门电路，输入A、B，输出YAND、YOR、YNAND、YNOR、YXOR、YNOT6GatesVHDL实现使用逻辑操作符AND、OR、NAND、NOR、XOR、NOT直接描述各门电路功能LogicOps3设计流程创建文本文件→编写代码→编译检查→波形仿真→引脚锁定→下载验证6Steps硬件测试输入接拨位开关，6路输出接LED灯，逐一验证各门电路逻辑功能正确性LED×6VHDL·顺序与并发语句CASE语句与条件赋值CASE语句是描述多路选择逻辑的核心语句，语法清晰、可读性好，适用于译码器、状态机等设计。条件信号赋值和选择信号赋值提供了灵活的组合逻辑描述方式。CASE语句根据表达式值选择执行分支，必须覆盖所有可能取值，可用WHENOTHERS兜底条件信号赋值Y<=AWHENsel='0'ELSEB，简洁描述二选一或多选一逻辑选择信号赋值WITHselSELECT语法，适合多输入选择场景应用场景译码器、数据选择器、状态机输出逻辑、七段显示译码等组合电路设计DIGITALLOGICLAB实验四：扫描显示电路设计扫描显示电路利用视觉暂留效应快速轮显多位数码管，设计包含七段译码器（VHDL实现）与地址产生器（原理图实现），训练学生掌握文本与原理图混合设计方法及动态显示原理。设计原理利用视觉暂留效应，高频轮流点亮各位数码管，实现多位同时显示的视觉效果。扫描频率通常设定在50Hz以上，避免肉眼察觉闪烁，确保显示稳定清晰。视觉暂留七段译码器使用VHDL的CASE语句，将4位BCD码转换为7段段码（a-g），驱动数码管显示。代码结构清晰，便于修改和扩展，支持0-9数字及特定符号的灵活映射。BCD→7seg地址产生器调用74193计数器芯片，产生循环地址信号，依次选择8位数码管的显示位置。通过时钟分频控制扫描速度，配合译码器完成动态刷新，实现无缝切换。74193混合设计译码器用VHDL文本输入，整体电路用原理图连接，体现层次化设计方法。顶层设计直观展示模块关系，底层代码实现细节功能，兼顾可读性与可维护性。层次化DISPLAYPRINCIPLE扫描显示原理详解动态扫描显示采用分时复用原理，8位数码管共用段码驱动，通过位选信号轮流通断。扫描频率需大于50Hz避免闪烁，地址信号控制显示位置，数据选择器提供对应显示内容。分时复用8位数码管共用a-g段码线，通过位选信号控制哪一位导通显示a–g地址循环3位地址SEL2-SEL0循环计数000-111，依次选中8位数码管3-bit数据同步根据当前地址选择对应位的显示数据，经译码后输出段码MUX扫描频率需>50Hz避免闪烁，本实验使用1Hz时钟便于观察，实际应用需提高频率>50HzFINITESTATEMACHINE实验五：交通灯控制器设计交通灯控制器是典型的有限状态机应用，包含红、黄、绿状态循环切换与定时控制。通过多进程VHDL设计实现状态转移与输出逻辑，综合运用时序与组合逻辑设计技能。功能定义主路与支路各有红黄绿灯，按时间顺序循环切换，支持倒计时显示功能倒计时显示状态定义定义S0至S3等状态，涵盖主路绿灯、主路黄灯、支路绿灯、支路黄灯四种工作状态S0–S3状态转移根据定时器计数值或外部信号触发状态转移，设计完整的状态转移条件与判断逻辑定时触发VHDL实现采用多进程结构，时序进程处理状态转移逻辑，组合进程处理输出信号与显示控制多进程FINITESTATEMACHINE状态机设计方法有限状态机设计包含状态定义、状态图绘制、状态编码、转移逻辑设计等步骤。Moore型输出仅依赖状态，Mealy型输出依赖状态与输入。编码方式选择影响电路面积与速度。设计步骤确定状态→绘制状态图→列出状态表→状态编码→设计转移与输出逻辑五步完成FSM设计Moore型输出仅与当前状态有关，输出稳定、易于分析，适合状态指示类应用输出稳定Mealy型输出与当前状态和输入都有关，响应更快、状态数可能更少，但需注意毛刺响应更快编码方式二进制码紧凑、格雷码相邻状态仅1位变化、独热码译码简单但触发器多面积与速度权衡DESIGNPRACTICEVHDL综合设计技巧高质量VHDL代码需要规范命名、完整条件覆盖、避免锁存器、正确处理时钟与复位。良好的编码习惯提高代码可维护性，也能获得更优的综合结果与时序性能。命名规范信号名有含义、统一前缀后缀、避免关键字冲突，提高代码可读性可读性避免锁存器IF语句必须有ELSE分支，CASE必须覆盖所有情况或加WHENOTHERSWHENOTHERS时钟处理时钟信号直接连接触发器时钟端，避免门控时钟，减少时序问题门控时钟复位设计同步复位更可靠，异步复位需注意恢复时间，复位信号需去抖处理同步复位SIMULATION仿真验证技术仿真验证分为功能仿真与时序仿真：功能仿真验证逻辑正确性，时序仿真包含延时信息更接近实际。Testbench测试平台产生激励、捕获响应，是确保设计质量的关键环节。功能仿真不考虑器件延时，验证逻辑功能正确性，速度快，适合前期功能验证前期验证时序仿真包含门延迟与布线延迟，验证时序约束是否满足，结果更接近实际电路门延迟Testbench编写测试平台产生激励信号，监控输出响应，自动化验证设计功能自动化调试技巧设置断点、单步执行、波形对比，定位问题根源，提高调试效率波形对比HARDWAREWORKFLOW引脚分配与硬件测试引脚分配将设计信号映射到FPGA/CPLD物理管脚，需根据实验箱硬件资源规划。硬件测试需与仿真结果对比验证，排查设计或连接问题，是设计流程的最终验证环节。PINMAP引脚规划根据实验箱原理图，确定输入输出信号对应的物理管脚编号。需综合考虑信号类型、电气特性及走线便利性，确保引脚分配合理可行。原理图分析管脚定位CONSTRAINT约束文件在软件中设置引脚约束，或通过约束文件指定管脚分配。约束文件定义了逻辑信号与物理管脚的映射关系，是综合布局布线的重要依据。引脚约束映射配置COMPILE重新编译引脚分配后需重新编译，生成包含引脚信息的配置文件。编译过程将综合网表与引脚约束结合，生成可供下载的比特流文件。综合布局比特流生成DEBUG硬件调试下载配置后测试功能，与仿真对比，排查时序、连接或设计问题。硬件调试是验证设计正确性的最终环节，确保系统在实际环境中稳定运行。功能验证问题排查TROUBLESHOOTING常见问题与故障排除实验常见问题包括编译错误、仿真异常、硬件功能不符等。通过查看错误信息、对比仿真结果、检查引脚分配与硬件连接，系统排查问题根源，培养工程调试能力。COMPILE编译错误语法错误、信号未定义、类型不匹配，仔细阅读错误信息定位问题错误定位SIMULATION仿真异常逻辑设计错误、Testbench激励不完整、仿真时间不足，检查设计与测试平台平台验证PROGRAMMING下载失败配置文件错误、编程器连接问题、器件选型不匹配，检查配置与硬件连接配置检查HARDWARE功能不符引脚分配错误、硬件连接松动、设计逻辑缺陷，逐项排查确认问题来源逐项排查ASSESSMENT实验报告与考核要求课程采用综合实验答辩（50%）加期末实验考试（50%）的考核方式。实验报告需完整记录设计过程、仿真结果与硬件验证，体现工程思维与问题解决能力。考核构成综合实验答辩