CN119446227A 用于确定极值数值的设备、系统及方法 （美光科技公司）

202010493174.12020.06.03本发明的实施例涉及用于确定极值数值的其中所述数值的每一位存储于所述文件的内容可寻址存储器CAM单元中。每一文件可与提供累示相关联文件中的所述数值是否为极值的累加2多个文件，每个文件包括多个内容可寻址存储器(CAM)单多个累加器电路，其中所述多个累加器电路中的每一控制逻辑电路，其经配置以作为极值搜索操作的部分而将比较2.根据权利要求1所述的设备，其中所述多个文件进一步经配置以存储与所述多个二3.根据权利要求2所述的设备，其中基于与所述极值相关联的所述多个行地址中的所4.根据权利要求1所述的设备，其中所述多个CAM单元中位序列中的所接收的一者与经存储的所述位进行比较以及基于如果所述比较位序列中的所接收的所述一者与经存储的所述位匹配而提供匹6.根据权利要求1所述的设备，其中从最高到最低有效位或者从最低到最高有效位而将所述比较位序列提供到所述多个文件中的每一者中的7.根据权利要求1所述的设备，其中所述控制逻辑电路经配置以在提供所述比较位序控制逻辑电路，其经配置以基于所述第一累加器信号和所述9.根据权利要求8所述的设备，其中所述控制逻辑电路进一步经配置以将比较位序列提供到所述第一组CAM单元和所述第二组CA11.根据权利要求8所述的设备，其中所述比较位被提供到所述第一组CAM单元中的所选择的CAM单元且被提供到所述第二组CAM单元中的相应CAM单元，且其中基于所述比较位3基于所述比较位与存储在所述相应CAM单元中的位之间的比较，所述第二比较信号具有一其中所述第二组CAM单元共同耦合到第二信号线，其中所述第二信号线被预充电到所14.根据权利要求13所述的设备，其中在接收所述比较位之前所述第一累加器信号和将多个数中的每一者存储在多个文件中的相应一者中，其中所述基于所述比较位序列与存储在所述多个文件中的每一者中的相应的所述多个CAM单元16.根据权利要求15所述的方法，其进一步包括如果所述多个累加器信号中多于一者基于与所述多个数的所述极值相关联的所述多个行地址中的所选择的一者而刷新至在相应的所述多个CAM单元中的每一者的锁存器部分中存储所述多个数的每个位；以及基于所述比较位序列中的一者与经存储的所述位之间的比较而向相应的所述多个CAM420.根据权利要求19所述的方法，其进一步包括基于所述匹配信号而设置所述多个累5数值的最大(及/或最小)值可进一步是合意的。信号是否匹配所述多个文件中的相关联一者中的所述数值的所述多个所存储位中的所述来自所述多个文件中的所述相关联一者的所述匹配信号指示匹配的情况下使所述累加器容可寻址存储器(CAM)堆栈，其中将每一比较位提供到所述多个文件中的每一文件中的一所述比较位序列中的每一位确定所述比较位是否匹配所述CAM单元中的所存储位；针对所述比较位序列中的每一位确定所述比较位是否匹配所述CAM堆栈的所述文件中的任一者中值，其中当所述比较位不匹配所述所存储位时及当所述比较位匹配所述CAM堆栈的其中所6中的一者中；第二堆栈，其包括经配置以存储第二数值的多个内容可寻址存储器(CAM)单述第一累加器电路及所述第二累加器电路各自经配置以基于所述第一数值及所述第二数所述控制逻辑电路进一步经配置以基于所述第一累加器位及所述第二累加器位而确定所中所述控制逻辑电路进一步经配置以基于所述相关联累加器位而确定所述多个文件中的[0016]对某些实施例的以下说明在本质上仅为示范性的且绝不打算限制本发明或者其分详细地描述这些实施例以使得所属领域的技术人员能够实践当前所揭示的系统及方法，7息(例如，每一文件可具有N个锁存器电路来存储包含N个位的信息且堆栈中可存在M个文[0019]本发明涉及用于确定存储于内容可寻址存储器(CAM)单元中的最大及最小数值的值(表示为二进制数)可存储于文件中的一或多者中的一者中。每一CAM单元可具有用以存储位的锁存器部分及基于所存储位与外部位之间的比较而传回匹配信号的比较器部分。每一文件可耦合到存储累加器信号的累加器电路。中的每一者包含若干个内容可寻址存储器(CAM)单元104。文件102中的CAM单元104共同耦合到载运基于CAM单元104中的所存储位Q与外部信号Compare的比较的相应匹配信号Match以执行作为极值搜索操作的一部分的比较操作以确定含有极值数值的文件102的信号。可大或最小值)的文件102中的一或多者的一索引/若干索引的信号YM[0021]堆栈100包含若干个文件102，文件102可将数据存储于文件102的一或多个字段8储于所述文件102的CAM单元104中的一或多个指定位Q进行比较。给定File(Y)102内的CAM单元104中的每一者可能够基于所存储位Q与所提供外部信息之间的比较而改变对应信号[0024]在一些实施例中，CAM单元104可使用动态逻辑来确定相关联信号Match(Y)的状中，耦合到信号线Match(Y)的累加器电路106可包含驱动器电路且可响应于来自控制逻辑联信号Match(Y)的状态改变为指示不存在匹配的第二逻辑电平。图3中更详细地描述实例[0025]信号Match(Y)中的每一者耦合到累加器电路106。可存在一定数目n个累加器电[0026]控制逻辑电路110可通过执行比较操作序列而执行极值搜索操作。在这些比较操有文件102中的具有特定索引X的所有CAM单元104的信号。匹配信号Match的状态可用于确定文件102中的任一者中的所存储位Q(X)的状态是否匹配比较信号Compare(X)的状态。举9设置使得在极值搜索操作期间，所有累加器信号MaxMin(Y)的状态可以第一状态开始极值可保持处于相同状态而无论相关联匹配信号Match可指示针对其中累加器信号MaxMin(Y)仍处于初始状态(例如，高逻辑电平)的累加器电路平)的累加器电路106可不用于确定信号AnyM[0029]累加器电路106可使用信号AnyMatchF来部分地确定是否要改变累加器信号中的每一者可基于耦合到所述累加器电路106的匹配信号Match(Y)的状态及存储于所述累加器电路106中的累加器信号MaxMin(Y)的状态而改变所述信号线上的信号AnyMatchF的状不会改变回到第一逻辑电平直到极值搜索操作结束之后为止。图2中更详细地描述执行极的File(Y))相关联的累加器信号MaxMin(Y)保持处于高电平且将其它累加器电路106的累(Y)从前一累加器(Y_1)接收累加器信号MaxMin(Y_1)且将其累加器信号MaxMin(Y)提供到这些菊链式信号可允许累加器电路106解决平局，使得在极值搜索操作之后累加器信号MaxMin(Y)中的仅单一者保持处于高电值搜索操作可不返回结果。在一些实施例中[0033]除提供比较信号Compare(X)及信号AnyMatchF之外，控制逻辑110还可提供在图1累加器电路106。控制逻辑电路110可为提供不同控制信号序列以操作累加器电路106的状[0034]为了清晰起见，图1的堆栈100仅展示为耦合到控制逻辑电路110及在极值搜索操入到文件102的写入信号的状态可部分地由累加器电路106基于累加器信号MaxMin的状态供到位Q(i)且接着可将下一比较位提供到位Q(i[0040]框215可通常后续接着框220，框220描述将比较位与每一文件中的对应所存储位的所有位Q(X)。存储位Q(X)的每一CAM单元可将所存储位Q(X)的状态与比较位Compare(X)可保持处于第一状态(例如，高逻辑电平)。如果不存在[0041]框220可通常后续接着框225，框225描述确定针对其中累加器信号处于高电平的文件中的任一者是否存在匹配。可基于在框220中描述的比较操作之后匹配信号的状态而的任一者便可基于其相关联匹配信号而改变所述信号线存储于所述累加器电路中的累加器信号处于高逻辑电平即可。如果累加器信号处于低电[0043]框230可通常后续接着框235，框235描述基于累加器信号的相关联所存储位与比一旦累加器信号处于第二状态中，其通常不复位到第一状态直到执行新极值搜索操作为止。在一些实施例中，可将Match信号的状态写入到累加器锁存器以改变累加器信号的状件中的任一者中不存在匹配时(例如，如由任何匹配信号的状态指示)，甚至在匹配信号Match(Y)与相关联累加器信号MaxMin(Y)之间不存在匹配的情况下，可使所有累加器信号[0049]框260可通常后续接着框265，框265描述基于极值信号的状态而确定具有极值数信号传递到文件的CAM单元且因此仅可重写类似于框260中所描述的程序的程序而将文据的值可重写所存储位且变成新所存储位。CAM单元300可接收由信号X_Compare及XF_[0053]锁存器部分312包含第一晶体管316，第一晶体管316具有耦合到提供可表示高逻辑电平的电压VPERI的节点的源极。第一晶体管316具有耦合到具表示信号Q的值的电压的节点327的漏极及耦合到具表示互补信号QF的值的电压的节点329的栅极。信号Q表示存储[0054]锁存器部分312包含第三晶体管318，第三晶体管318具有耦合到节点327的漏极、QF的值。晶体管316到319可一起工作以将载运Q的节点327及载运QF的节点329耦合到提供号Q处于高逻辑电平，那么反相信号QF处于低逻辑电平。第一晶体管316可为现用的，且[0056]锁存器部分312还包含第五晶体管320及第六晶体管321。晶体管320及321可用作可当写入信号Write为现用的时将载运输入数据D的信号线及载运反相输入数据DF的信号线分别耦合到载运Q及QF的节点327及329的开关。第五晶体管320具有耦合到载运Write信号的线的栅极、耦合到信号D的漏极及耦合到节点329的源极。第六晶体管321具有耦合到可分别耦合到载运Q及QF的节点327及32[0057]在一些实施例中，第一晶体管316到第六晶体管321可通常全部为彼此相同的大号X_Compare及XF_Compare进行比较。信号X_Compare可表示提供到比较器部分314的外部么比较器部分314可将BitMatch信号的状态从第一逻辑电平(例如，高逻辑电平)改变为第[0058]比较器部分包含第七晶体管322、第八晶体管323、第九晶体管324及第十晶体管具有耦合到信号XF_Compare的栅极及耦合到提供接地电压VS[0060]由于信号Q与信号QF互补，因此比较器部分312可通过将外部信号X_Compare与信号QF进行比较以查看其是否匹配且将反相外部信号XF_Compare与所存储信号Q进行比较以体管)来将信号BitMatch的逻辑电平从低改变为高或从未知电平改变为低或高。比较器部分314可利用此来提供动态逻辑。举例来说，比较器部分314具有两个部分(例如，晶体管322/324及晶体管324/325)，其中的任一者可在所存储位与外部位之间不存在匹配的情况部分仅需要检查信号Q或QF的状态。所述部分中的任一者相等地能够将信号BitMatch改变[0062]在实例操作中，如果所存储信号Q处于高逻辑电平(且因此信号QF为低)且外部信管322及325可为现用的而晶体管324及323为非现用的。这可防止接地电压VSS耦合到信号体管322及324可将接地电压VSS耦合到信号Bi可为非现用的而晶体管323为现用的。如果外部信号X_Compare为低(且XF_Compare为高)，管324可为非现用的而晶体管325为现用的。因此，信号BitMatch可通过现用晶体管323及[0064]在一些实施例中，比较器部分314的晶体管322到325可通常全部具有彼此相同的400可实施图1的累加器电路106。累加器电路400包含存储累加器信号MaxMinY(其在图4的实例累加器电路400的情形中为累加器位)的锁存器电路408(例如，图1的累加器锁存器[0066]累加器电路400与所有其它累加器电路共同地从控制逻辑电路(例如，图1的控制载运匹配信号BitxMatch_Y的节点预充电到高电压电平的预充电操作(例如，图2的框215)[0067]防止载运信号BitxMatch_Y的节点在操作之间浮动也可为合意的。控制信号[0068]载运信号Standby的节点耦合到晶体管433的栅极，晶体管433具有耦合到接地电合到控制信号FindMaxMinOp及累加器信号MaxMinY的输入端子。控制信号FindMaxMinOp可[0071]当期望跨越堆栈的深度将所有匹配信号BitxMatch_Y预充电时，可在将信号[0072]如果期望仅将具有极值的文件中的载运匹配信号的节点预充电，那么在将信号号MaxMinY的状态可确定特定文件的累加器电路400是否将载运匹配信号BitxMatch_Y的信果累加器信号处于低电平(例如，指示累加器电路不与极值相关联)，那么不将匹配信号BitxMatch_Y预充电。在一些实施例中，可省略信号FindMaxMinOp，且由于最初将信号比较操作，其中提供比较位且将其与耦合到累加器电路400的文件中的位中的一者进行比电压在比较位与所存储位匹配的情况下为高电压(例[0074]累加器电路400与其它累加器电路共同地接收控制信号BitxMatchAccumSample。确定锁存器电路408是否及在何时捕获匹配信号BitxMatch_Y的值且将其作为累加器信号BitxMatchAccumSample加脉冲时，可仅在累加器信号MaxMinY的当前值仍处于高电平的情况下在锁存器电路408中捕获匹配信号BitxMatch_Y的当前值。如果累加器信号MaxMinY已还通过反相器电路437耦合到反相锁存器输入LATf的[0076]锁存器电路408具有耦合到控制信号FindMaxMinOp_InitF的设定输入Sf。信号于将不同累加器电路中的所有锁存器电路408设定为在极值搜索操作之前(例如，作为图2的框205的一部分)存储高电平作为累加器信号MaxMinY。信号FindMaxMinOp_InitF可从高电平加脉冲到低电平且接着返回到高电平。这可致使将所有锁存器电路408设定为在开始极值搜索操作之前存储高电平。由于将所有锁存器电路408初始化为存储高电平作为累加器信号，因此所有锁存器电路408可最初对信号BitxMatchAccumSample做出响应直到在比较操作之后通过匹配信号BitxMatch_Y处于低电平而将锁存器取消资[0077]所有累加器电路可共同耦合到载运信号AnyYbitMatchF的信号线，信号例如VPERI)，且累加器电路400中的每一者可能够在比较操作之后在所述文件的匹配信号[0078]载运信号AnyYbitMatchF的信号线可耦合到可在比较操作之前将所述信号线预充将载运AnyYbitMatchF的信号线预充电。在一些实施例中，驱动器电路可包含具有耦合到CrossRegCompPreF的栅极、耦合到系统电压(例如VPERI)的源极及耦合到载运AnyYbitMatchF的信号线的漏极的晶体管。所述晶体管可为p型晶体管，使得当信号CrossRegCompPreF被加脉冲为低时，所述晶体管为现用的且将所述信号线耦合到VPERI以[0079]累加器电路400中的每一者具有具耦合到载运AnyYbitMatchF的信号线的源极及耦合到晶体管443的源极的漏极的晶体管434。晶体管443的漏极耦合到晶体管435的源极。管434的栅极耦合到可共同提供到所有累加器电路的控制信号CrossRegComp。信号CrossRegComp可由控制逻辑加脉冲到高电平以确定在比较操作之后(例如，作为图2的框信号MaxMinY。晶体管435的栅极耦合到载运匹配信号BitxMatch_Y的节点。因此，当信号AnyYbitMatchF的状态可仅在累加器信号MaxMinY处于高电平、匹配信号BitxMatch_Y处于高电平且提供命令信号CrossRegComp的情[0080]在极值搜索操作期间针对每一比较操作，信号线AnyYbitMatchF可被预充电到高动到低电平。控制逻辑电路可使用信号AnyYbitMatchF的状态来确定是否应改变累加器信作提供信号BitXMatchAccum控制信号ClrLessSigAccums。每一累加器电路400还可从前一累加器电路400接收信号号AccumYp1_Clr可为来自前一累加器电路的信号AccumsLessThanY_Clr(其将在本文中描[0082]累加器电路包含具有耦合到信号AccumYp1_Clr的输入端子及耦合到信号累加器电路可具有耦合到接地电压以所述信号初始化的输入AccumYp1_Clr及MaxMinYp1。(Y)相关联的累加器电路可从与File(Y+1)相关联的累加器电路接收信号AccumYp1_Clr及累加器电路可在AccumYp1_Clr及MaxMinYp1两者上接收低逻辑输入(因为这是将那些信号逻辑电平的信号AccumYp1_Clr(因为前一累加器电路未复位)且接收处于高电平的第三累加器电路接收处于高电平的信号AccumYp1_Clr(因为前一电路确实接收到复位信第三累加器电路可复位(因为AccumYp1_Clr及MaxMin[0085]在一些实施例中，累加器电路400可基于累加器信号的状态而控制是否可将数据及/或列地址而沿着指定字线或位线存取一或仅将写入信号供应到与极值相关联的文件的功能性可在此实例中[0089]图5是展示根据本发明的至少一个实施例的半导体装置的总体配置的框图。半导及布置于多个字线WL与多个位线BL及/BL的交叉点处的多个存储器单元MC。对字线WL的选解码器558包含用于每一存储体的相应行解码器且列解码器560包含用于每一存储体的相感测放大器SAMP放大且经由互补本地数据线(LIOT/B)、传送门(TG)及互补主要数据线入于耦合到位线BL或/BL的存储器单元M[0091]半导体装置500可采用多个外部端子，所述外部端子包含耦合到命令及地址总线以接收命令及地址以及CS信号的命令及地址(C/A)端子、用以接收时钟CK及/CK的时钟端提供到内部时钟产生器564。内部时钟产生器564基于ICLK时钟而提供各种内部时钟LCLK。[0093]C/A端子可被供应存储器地址。供应到C/A端子的存储器地址经由命令/地址输入电路552传送到地址解码器554。地址解码器554接收地址并且将经解码行地址XADD供应到行解码器558且将经解码列地址YADD供应到列解码器560。地址解码器554还可供应经解码存储体地址BADD，经解码存储体地址BADD可指示存储器阵列568的含有经解码行地址XADD的时序命令、用于存取存储器的存取命令(例写入操作的写入命令)以及其它命令及操作。存取命令可与一或多个行地址XADD、列地址YADD及存储体地址BADD相关联以指示待存取的存[0094]命令可作为内部命令信号经由命令/地址输入电路552提供到命令解码器556。命令解码器556包含用以将内部命令信号解码以产生用于执行操作的各种内部信号及命令的[0095]装置500可接收为读取命令的存取命令。当接收到读取命令且随所述读取命令被提供内部命令使得来自存储器阵列568的读取数据提供到读取/写入放大器570。读取数据经由输入/输出电路572输出到数据端子D[0096]装置500可接收为写入命令的存取命令。当接收到写入命令且随写入命令被及时入数据经由输入/输出电路572供应到读取/写入放大器570且由读取/写入放大器570供应[0097]装置500还可接收致使其执行刷新操作的命令。刷新信号AREF可为当命令解码器新信号AREF可在命令输入之后立即被激活一次，且此后可按所要内部时序被循环地激活。[0099]刷新地址控制电路566可选择性地输出目标刷新地址(例如，受害者地址)或自动刷新地址可为基于自动刷新信号AREF的激活而提供的地址序列。刷新地址控制电路566可按由AREF确定的速率在自动刷新地址序[0100]刷新地址控制电路566还可基于存储器阵列568中的附近地址(例如，对应于攻击地址)的目标刷新地址。刷新地址控制电路566可选择性地使用装置500的一或多个信号来址RXADD。刷新地址控制电路566可对由地址解码器554提供的行地址XADD的当前值进行取样且基于经取样地址中的一或多者而确定目标目标刷新地址、在所述时隙期间不提供地址还是在所述时隙期间替代地提供自动刷新地[0102]目标刷新地址可基于从地址解码器554接收的行地址XADD随时间的特性。刷新地址控制电路566可对当前行地址XADD进行取样以确定其随时间的特性。所述取样可间歇地[0103]刷新地址控制电路566可使用不同方法来基于经取样行地址XADD计算目标刷新地电压产生器电路574。内部电压产生器电路574基于供应到电力供应端子的电力供应电位[0106]图6是根据本发明的实施例的刷新地址控制电路的框图。展示虚线以表示在某些[0107]DRAM接口676可将一或多个信号提供到地址刷新控制电路676及行解码器658。刷[0108]在一些实施例中，攻击者检测器电路682可接收与每一存取操作相关联的每一行[0109]攻击者检测器电路682可存储所接收行地址XADD且基于一或多个先前所存储地址而确定当前行地址XADD是否为攻击者地址。攻击者检测器电路682可包含存储行地址以及电路682可基于所存储地址中的一或多者的相关联计数值而将其等作为匹配地址HitXADD[0110]RHR状态控件686可控制目标刷新操作的时序。RHR状态控件686可提供信号RHR以指示行锤击刷新(例如，对应于经识别攻击者行的受器684可提供刷新地址RXADD，刷新地址RXADD可为自动刷新地址或可为对应于与匹配地址[0112]在图6的实例实施例中，攻击者检测器电路600使用取样信号ArmSample来确定攻与高逻辑电平之间交替的取样信号ArmSample。ArmSample的激活可为‘脉冲’，其中ArmSample被升高到高逻辑电平且接着返回到低逻辑电平。样本时序产生器680可提供[0113]攻击者检测器电路682可从DRAM接口676接收行地址XADD且从样本时序产生器680[0116]RHR状态控件686可接收自动刷新信号AREF且提供行锤击刷新信号RHR。自动刷新AREF的每4个激活)而提供RHR信号。RHR状态控件686还可提供可指示自动刷新操作应发生的内部刷新信号IREF。在一些实施例中，可产生信号RHR及IREF使得其等不同时为现用的[0117]刷新地址产生器684可接收行锤击刷新信号RHR及匹配地址HitXADD。匹配地址HitXADD可表示攻击者行。刷新地址产生器684可基于匹配地址HitXADD而确定一或多个受可使用受害者行与经识别攻击者行之间的其它关[0118]刷新地址产生器684可基于行锤击刷新信号RHR而确定刷新地址RXADD的值。在一[0119]行解码器658可基于所接收信号及地址而对存储器阵列(未展示)执行一或多个操路700可实施攻击者检测器电路682。攻击者检测器电路700包含堆栈790及堆栈控制逻辑[0122]堆栈790耦合到堆栈逻辑电路792，堆栈逻辑电路792可用于提供信号且控制堆栈[0124]当行地址XADD由攻击者检测器电路700接收时，其可被存储于地址锁存器79