数字电路与逻辑设计-基于Verilog HDL和Quartus Prime（新形态版）课件全套 何晶 第1-13章 数制和码制- 模数和数模转换

数制和码制

10进制：0，1，2，3，4，5，6，7，8，9，10,…7进制：0，1，2，3，4，5，6,10,11,12,13…2进制：0，1，10,11,100,101,110,111,1000,1001,1010…16进制：0，1，2，3，4，5，6，7，8，9，A，B，C，D，,E，F,10

(123.456)10数字通常用括号括起来，右下标写上进制10进制常省略括号下标上下文清楚进制也可省略在小数点左侧，基的幂次从0开始，每向左一位幂次增加1；在小数点右侧，每向右一位，基的幂次减1

用某一数制来表示一个数时，每个位置上的数字所代表的权值不同，每个位置的权值是基的幂次

二进制（1）

二进制数可以用多项式表示为十进制数：二进制（2）二进制数最左边的bit称为最高有效位MSB（MostSignificantBit），最右边的bit称为最低有效位LSB（LeastSignificantBit）两个bit可以产生出4种组合3个bit可以产生8种组合

八进制

八进制数可以用多项式表示为十进制数：十六进制

十六进制数可以用多项式表示为十进制数：数制总结十进制二进制三进制四进制八进制十六进制000000111111210222231110333410011104451011211556110201266711121137781000222010891001100211191010101012212A1110111022313B1211001103014C1311011113115D1411101123216E1511111203317F1610000121100201017100011221012111181001020010222121910011201103231320101002021102414

二进制、八进制和十六进制是最常用的数制数制之间的转换非十进制数转换为十进制数：多项式的方法把十进制数转换为非十进制数：整数部分和小数部分分开处理

十进制转换为二进制（1）“基除”方法的有效性

这个表达式也可以写为：可以把二进制数的各个bit看作是每次除2之后的余数十进制转换为二进制（2）有些十进制数小数基乘2后永远无法使得小数部分为0，看对精度要求达到小数点后多少位，基乘达到所要求的位数即可以停止十进制转换为八进制和十六进制不同进制数之间的转换各进制数与十进制数转换，通过位权计算()r

()10()n所有的转换都要以十进制为媒介吗？八进制：0，1，2，3，4，5，6，73位二进制：000,001,010,011,100,101,110,111

二进制→八进制(11100101.11101011)2=(?)8

从小数点开始，整数部分向左

(小数部分向右)三位一组，最后不足三位的加0补足三位，再按顺序写出各组对应的八进制数。(11100101.11101011)2=(345.726)8

八进制→二进制每位八进制数用三位二进制数代替，再按原顺序排列

二进制→十六进制(11100101.11101011)2=(?)16

从小数点开始，整数部分向左(小数部分向右)四位一组，最后不足四位的加0补足四位，再按顺序写出各组对应的十六进制数(10011111011.111011)2=(4FB.EC)16十六进制→二进制每位十六进制数用四位二进制数代替，再按原顺序排列数制间转换总结非十进制数转换为十进制数：多项式的方法十进制数转换为非十进制数：整数部分和小数部分需要分开处理整数部分：基除小数部分：基乘

基本二进制算术运算二进制加减法与十进制相似，逢2进1，借1当21001+01011110

1001-01010100

如何表示有符号的数，负数怎么表示？怎么运算？

有符号的二进制数用（n+1）bit来表示n-bit的数，最左边的bit是符号位，0表示正，1表示负

符号位-数值最高位是符号位，后面是数值算术运算时符号位和数值需要分别进行处理和十进制算术一样先对数值进行处理，然后加上正确的符号。需要运算判断电路和最终结果和符号的修正电路，电路比较复杂有符号的二进制数有符号的补码r进制系统都有两种补码：基数

r

的补码r-1

的补码（r的反码）例：

n位十进制数NN的补码定义为：N的反码定义为：4567的补码：4567的反码：补码=反码+1二进制补码例：n位二进制数N001101的补码：补码=反码+1N的补码定义为：N的反码定义为：001101的反码：反码：把二进制数中的1变为0，0变为1有符号的二进制补码（1）有符号补码的最高位也是符号位，0表示正数，1表示负数有符号的二进制补码表示的数对应的十进制数正数的表示和符号-数值表示形式相同+3

：00011求反得到：11100加1得到补码11101在计算机中，有符号数都是以有符号补码的形式保存符号-数值表示方法的符号仅表示数的正负，有符号的补码的符号有权重

有符号的补码的加减法进行加减运算时符号位看作数值的一部分参加运算例：-6+13加减法使用同一电路例：-6-（-13）每一位的加减运算和无符号数加减时的运算规则相同做加法运算时不需要进行运算符判断和数值比较，仅需要相加，符号位处产生的进位被丢弃

有符号的二进制补码（2）有符号的二进制补码可以表示的数的范围：

符号-数值可以表示的范围：

十进制有符号的二进制补码符号-数值+701110111+601100110+501010101+401000100+300110011+200100010+100010001+000000000-0-1000-111111001-211101010-311011011-411001100-510111101-610101110-710011111-81000--有符号数总结有符号补码的最高位也是符号位，0表示正数，1表示负数符号-数值表示方法的符号仅表示数的正负，而有符号的补码的符号有权重。对应的十进制数

溢出一定字长的二进制数仅能表示一定范围的数5bit有符号补码表示的范围是-16~+158bit有符号补码表示的范围是-128~1275bit无符号数表示的范围是0~318bit无符号数表示的范围是0~255溢出（overflow）：两个一定字长的二进制数进行算术运算时，产生的结果可能超出这一字长所能表示的范围溢出检测无符号数加法运算时，如果最高位产生了进位输出，即有溢出有符号数：检测最高位和次高位的进位输出来判定如果这两个进位输出相同，则不发生溢出如果这两个进位输出不同，则发生溢出BCD码十进制数有权码8421BCD码5421BCD码2421BCD码12421BCD码200000000000000000100010001000100012001000100010001030011001100110011401000100010001005010110000101101160110100101101100701111010011111018100010111110111091001110011111111权为

8、4、2、1权为

5、4、2、1权为

2、4、2、1十进制的每一位，用4位二进制编码表示ASCII码ASCII码，美国信息交换标准代码格雷码相邻的码之间只有一位不同逻辑代数逻辑代数逻辑代数是数字逻辑设计的数学基础建立了用数学方式表示各种数字逻辑关系的方法。

基本逻辑运算与或非与非或非异或同或描述了输出和输入之间的关系逻辑与（AND）逻辑表达式Y=A

AND

B

=A&B=A

B=AB开关A开关B灯Y断断断合合断合合灭灭灭亮与逻辑真值表ABY101101000010与逻辑运算逻辑符号:与门

逻辑或（OR）逻辑表达式Y=AOR

B

=A+

B逻辑或真值表ABY101101001110逻辑符号：或门0+0=0；0+1=1；1+0=1；1+1=1逻辑或运算逻辑非（NOT）逻辑非真值表AY0110逻辑符号：非门逻辑表达式

Y

=

A’逻辑符号现在使用曾经使用复合逻辑运算AB00011011Y1110与非(NAND)

AB000111Y1000或非(NOR)

10复合逻辑运算异或(XOR:exclusiveOR)逻辑表达式BY101101001100A真值表

多个0、1相异或时，起作用的是1，如果其中有奇数个1，则结果为1，如果有偶数个1，则结果为0。逻辑符号复合逻辑运算同或(XNOR)

多个0、1相同或时，起作用的是0，如果其中有偶数个0，则结果为1；如果有奇数个0，则结果为0。注意不是NXOR逻辑符号ABY101101000011真值表逻辑表达式

逻辑代数基本定理a列和b列的定理是对偶的证明方法：推演真值表逻辑代数基本定理证明公式

(用基本公式和常用公式证明)分配律

逻辑代数基本定理证明公式真值表相同，就可以称逻辑函数相等得到公式真值表左右

逻辑代数的基本规则—代入定理F1(A,B,C)=F2(A,B,C);若C=D+E,则F1(A,B,D+E)=F2(A,B,D+E);例1:例2：用B+C代替B=>

逻辑代数的基本规则—反演定理1

0⊕

⊙A

∙

+Y

例4：=>

例5：

=>

例6：

1)不能改变原来的运算顺序。2)“非”只对单个变量有效例7：

=>

逻辑代数的基本规则—对偶定理如果F=Y，则FD=YD

1

0⊕

⊙∙

+YYD变换时注意：(1)变量不改变

(2)不能改变原来的运算顺序例8：

例9：

例10：

F=YFD=YD

逻辑代数的基本规则—对偶定理1

0⊕

⊙∙

+YYD如果F=Y，则FD=YD

对偶对偶

一般情况下，

特例对于，有对于，有

逻辑函数化简最常用公式逻辑函数公式化简

最简与或式最简或与式Y=AB+CDY=(A+B)∙(C+D)A+A=A;1+A=1AA=A;0∙A=0；

方法：

并项：利用

,将两项并为一项且消去一个变量B。

消项：利用A+AB=A消去多余的项AB。

配项：利用

和互补律、重叠律先增添项，再消去多余项BC。

消元：利用

消去多余变量

逻辑函数化简例：求Y的最简与或式解：利用反演律配项加AB消因律消项AB逻辑函数化简例：求Y的最简或与式解：简化得：不容易直接求最简与或式,以对偶函数为媒介逻辑函数的表示方法逻辑函数式真值表

逻辑电路图波形图逻辑函数的真值表只有一种表示形式逻辑函数式

不同的表达形式对应不同的逻辑电路在实现相同功能的逻辑函数时，逻辑门数和门的输入数应尽可能少利用逻辑代数基本定理和常用公式简化逻辑函数减少逻辑函数式中的项数和每项中的变量数例：逻辑函数的两种标准表达形式逻辑函数标准式标准与或式(最小项之和)标准或与式(最大项之积)最小项

二进制数的相应bit为1

对应变量取原变量二进制数的相应bit为0

对应变量取反变量

最小项和最小项的和

任何一个逻辑函数都可以表示为最小项的和方法一：先把逻辑函数式写为积的和，然后再看每一项是否包含所有的变量，如果不是，再进行扩展。

方法二：直接从逻辑函数式列出真值表，然后从真值表得到这些最小项。

值为1的最小项的序号是3、4、5、6、7最大项

二进制数的相应bit为0

对应变量取原变量二进制数的相应bit为1

对应变量取反变量

最大项和最大项的积

任何一个逻辑函数都可以表示为最大项的积方法一：先把逻辑函数式写为和的积，然后再看每一项是否包含所有的变量，如果不是，再进行扩展。

方法二：直接从逻辑函数式列出真值表，然后从真值表得到这些最大项。

值为0的最大项的序号是0、2、4、5最小项表达式和最大项表达式之间的关系同一个逻辑函数可以用最小项的和表示，也可以用最大项的积表示，两种标准式中最小项和最大项的序号间存在互补关系最小项表达式和最大项表达式之间的关系

逻辑函数表示方式间的转换逻辑函数式真值表

1）根据功能要求列真值表2）根据真值表写函数式

Y00010000ABC000001010011100101110111真值表Y00000110ABC000001010011100101110111真值表Y00000010ABC000001010011100101110111真值表Y00000001ABC000001010011100101110111真值表011101110111

逻辑函数不同表示方式间的转换逻辑函数式真值表1）根据功能要求列真值表2）根据真值表写函数式

011101110111逻辑函数不同表示方式间的转换逻辑电路图逻辑函数式1）根据功能要求列真值表2）根据真值表写函数式3）根据真值表画出逻辑电路图真值表

011101110111逻辑函数不同表示方式间的转换逻辑函数式逻辑电路图例：已知逻辑电路图如图所示，写出它的逻辑函数式。

逻辑函数不同表示方式间的转换波形图真值表例：将所示的真值表转换为波形图。把逻辑函数输入变量的每一种可能取值和对应的输出按时间顺序排列起来逻辑函数的化简方法逻辑函数标准式标准与或式(最小项之和)标准或与式(最大项之积)逻辑函数公式化简(复杂)

最简与或式最简或与式Y=AB+CDY=(A+B)∙(C+D)K图化简(简明)卡诺图例：表决判定的真值表任何一个逻辑函数都可以用一个真值表唯一地表示出来。按一维的方式排列一边列自变量的取值组合另一边列对应的函数值卡诺图任何一个逻辑函数都可以用一个真值表唯一地表示出来。

每一组变量的取值按格雷码排列。真值表卡诺图卡诺图实际上是真值表的另一种形式。每个小方格也代表最小项或最大项，可以在小方格内直接标注最小项或最大项的标号。00000011010001111000101011011111ABCYABC010001111001011001卡诺图逻辑相邻逻辑相邻真值表

两个相邻的最小项只有一个变量互为反变量，其余的变量都相同，称为两个最小项在逻辑上是相邻的。在卡诺图中几何相邻的最小（大）项也是逻辑相邻的最小（大）项，两个相邻的最小（大）项叠加可以消去一个变量。K图逻辑相邻

几何相邻格雷码由逻辑函数画出卡诺图真值表法写出已知逻辑函数的真值表，然后把真值表中的每个函数值填入卡诺图中相应的小方格内由逻辑函数画出卡诺图观察法

其余的小方格填0由逻辑函数画出卡诺图标准型法把已知的逻辑函数式写为最小项的和，逻辑函数式中包含哪几个最小项，就在卡诺图相应的小方格中填入1，其余填入0化简为与或式几何相邻的小方格也是逻辑相邻的。合并两个相邻的填1的小方格可以消去一个变量。相邻单元的概念可以推广到4个、8个小方格。

左右两边、上下两边、四个角也是逻辑相邻的，这些填1的小方格也可以合并消去变量。化简为与或式用卡诺图合并最小项的规律：

（1）卡诺图中的一个圈就代表一个与项，圈越少，意味着与项越少；（2）圈越大，对应的与项中的变量数就越少，意味着与门的输入数越少。（3）在圈卡诺图时应尽量圈尽可能少的圈，圈大圈。（4）为了使逻辑函数化简得到最佳结果，合并圈之间允许部分重叠。

哪个是最简式？

哪个是最简式？

以上两个都是最简式，最简式不一定是唯一的。化简为或与式在用卡诺图化简逻辑函数为或与式时，应圈逻辑相邻的填0小方格。圈卡诺图的规则和简化与化简为与或式时相同。

有无关项逻辑函数的化简最简单的内部电路？000001010011100101110111RYGF10000000路口通行提示器RYGF音乐F=1，开关闭合，播音乐提示。F=0,开关打开，音乐停止

000001010011100101110111RYGF100xxxxx例：用基本逻辑门设计一个路口通行声音提示器。000,011，101，

110，111这五种输入组合通常不会许出现有无关项逻辑函数的化简不会出现或不会对系统功能产生影响的输入变量的组合就称为无关项。

在用卡诺图进行化简时，无关项可以视为0，也可以视为1

两种简化的逻辑函数式都满足本例题给出的条件。CMOS门电路门电路由晶体管实现在大信号下可以认为管子工作在开关状态MOSFET是VLSI中应用最广泛的开关器件MOS管结构纵深方向三层结构：金属栅-二氧化硅绝缘层-硅衬底水平方向三个区域：源区-沟道区-漏区MOS管工作原理—N沟道增强型

MOS管工作原理—N沟道增强型

MOS管开关模型栅极上的电压可以控制MOS管的通和断，因此MOS管可以看作栅电压控制的开关NMOS门电路（1）

NMOS门电路（2）

𝐹=(𝑋1∙𝑋2)′NMOS门电路（3）

MOS门电路结构NMOS门电路结构PMOS门电路结构CMOS门电路结构CMOS反相器稳态时都没有电流流过没有静态功耗电压传输特性接近理想反相器

CMOS反相器的传输特性在A区和E区稳态时，电源提供的电流都近似为0在B、C和D区，导通电流非0CMOS与非门上拉网络下拉网络

CMOS或非门𝐹=(𝑋1+𝑋2)′上拉网络下拉网络CMOS门电路结构特点CMOS门电路由NMOS管下拉网络和PMOS管上拉网络构成上拉网络中，“串或并与”“或”用串联的PMOS管实现“与”用并联的PMOS管实现下拉网络中，“串与并或”“或”用并联的NMOS管实现“与”用串联的NMOS管实现输出自上拉网络和下拉网络的连接处输出电路实现逻辑“非”功能CMOS门电路CMOS与门

传输门A和B之间形成了一个双向开关由一个NMOS管和一个PMOS管并联而成加在两个管子栅极上的控制信号互补C为高电平

A和B之间形成一个低阻的电流通路C为低电平 A和B之间是断开的，呈开路状态，称为高阻状态Z三态缓冲器“三态”：输出有逻辑0、1和高阻三种状态输入端X一个输出F一个使能端EN三态缓冲器EN=1F=XEN=1F=X’EN=0F=XEN=0F=X’四种类型三态缓冲器总线复用两个信号复用总线任何时候只有一个三态缓冲器有效，信号连接在总线上其他三态缓冲器处于高阻状态，和总线断开多个信号复用总线双向总线CMOS门电路的传播延时数字系统的速度主要由构成系统的逻辑门的传播延时决定传播延时是反相器响应输入变化所需要的时间反相器的传播延时：

CMOS门电路的传播延时

假设晶体管可以模型化为一个电阻

降低负载电容可以减小门的传播延时CMOS门电路的功耗

静态功耗电容充放电引起的动态功耗直通电流引起的动态功耗理想情况下：

电路的工作频率越高，功耗越大；电源电压越高，功耗越大组合逻辑电路组合逻辑电路的特点任何时刻输出仅和当前时刻的输入有关，而与以前各时刻的输入无关；逻辑门构成，没有存储元件，信号是单向流动的，没有从输出到输入的反馈通路

可以是多输入、多输出的，输出和输入之间的关系可以用一组逻辑函数表示：组合逻辑电路的分析方法根据给定的逻辑电路图，分析输入和输出之间的关系，判断电路实现的逻辑功能例：分析如图所示逻辑电路图的逻辑功能

(1)由电路图得逻辑表达式分析组合逻辑电路的功能

(2)由逻辑表达式得真值表(3)功能分析输入为奇数个1，输出S

为1

因此该电路为一个全加器电路

分析下图所示逻辑电路的功能解：(1)由电路图得表达式(2)列出真值表(3)分析功能自然二进制码格雷码00000000000100010010001100110010010001100101011101100101011101001000110010011101101011111011111011001010110110111110100111111000是自然二进制码至格雷码的转换电路组合逻辑电路设计分析逻辑问题，确定输入和输出，把输入和输出的状态用0和1表示根据逻辑问题的因果关系，列出逻辑真值表根据真值表，写出逻辑函数式,对逻辑函数式进行变换和化简由逻辑函数式画出逻辑电路图设计举例：用基本逻辑门设计一个交通灯错误报警器000001010011100101110111RYGF00011111交通灯错误报警器RYGF最大项之积

最小项之和设计举例：用基本逻辑门设计一个交通灯错误报警器逻辑电路图

常用的基本逻辑功能定值：把一个或多个变量固定为0或1使能：允许信号从输入传递到输出，通常会附加使能信号EN，用它来决定输出是否被使能

多路选择器（multiplexer）

MUX2-1选择器

00000010010101111000101111001111

MUX2-1选择器

MUX4-1选择器功能要求S1S0Y00A01B10C11DS1S0ABCDY00000000000011001111101

0000001

0001001

1111110000001000010101111111

0000011

0001011

11111…………真值表

MUX4-1选择器功能要求S1S0Y00A01B10C11D

00011011直接观察功能表写逻辑式当S1S0=00，当S1S0=01，当S1S0=10，当S1S0=11，Y=(1)A

+(0)B

+(0)C

+(0)D=

AY=(0)A

+(1)B

+(0)C

+(0)D=

B

Y=(0)A

+(0)B

+(1)C

+(0)D=

C

Y=(0)A

+(0)B

+(0)C+(1)D=

D

电路图

多bit多路选择器

A中每一位的选择控制都相同B中每一位的选择控制都相同设计MUX8-1选择器，写出Y的逻辑式A2A1A0D0D1D2D3D4D5D6D7

Y8-1MUXY0000D00001D10010D20011D30100D40101D50110D60111D71xxx0

000001010011100101110111动手做一做从MUX2-1，MUX4-1，到MUX8-1，MUX16-1

00011011表达式为最小项与不同的选择信号组合，Mux4-1可由Mux2-1级联而来S1S000001111YABCD利用Mux4-1实现Mux16-1Y0000000100100011010001010110011110001001101010111100110111101111利用Mux4-1实现Mux8-1SA2A1A0Y0000D00001D10010D20011D30100D40101D50110D60111D71xx

x0S添加S选通信号有两种方法S无效时，上下部分都无效S无效时，直接使输出无效用多路选择器实现逻辑函数ABCY00000011010101101001101011001111Y函数真值表A2A1A0Y000D0001D1010D2011D3100D4101D5110D6111D7MUX8-1功能表A2A1A0D0D1D2D3D4D5D6D78-1MUXYABC01101001Y

F函数真值表列出真值表对比4-1Mux将变量作为选择信号对应真值表确定输入信号处理其他控制信号，如选通信号

000011101110

F函数真值表0000001101010110100001010110111111

编码器（特定含义：规则、顺序）二进制代码某种事件编码译码PC机∙∙∙∙按键编码器编码器把输入信号转换为特定的编码，用输出的编码来表示相应的输入信号。

普通二进制编码器例

设计一个4－2编码器高有效高有效

输入

输出

I0

I1

I2

I3

Y1

Y0

10

0

001

0

000

1

000

0

1

0

00

11

01

1

×0x0

1xxx

xxxx

1xxxY1

I3I2I1I00001111000011110Y1=I3+I2

×0x1

0xxx

xxxx

1xxxY0

I3I2I1I00001111000011110Y0=I3+

I1功能要求根据真值表画K图及化简逻辑函数I3I2I1I0Y1Y00000XX0001000010010011XX0100100101XX0110XX0111XX1000111001XX1010XX1011XX1100XX1101XX1110XX1111XX真值表普通二进制编码器画逻辑电路图Y1=I3+I2Y0=I3+

I1用两个二输入或门可以实现问题：1.没有按键按下时，

Y1Y0=?

2.如果同时有两个有效，Y1Y0=?Y1Y0=00和I1被按下时的输出相同例：I2和I1同时按下Y1Y0=11普通编码器的限制条件：任何时候只允许一个输入有效错误编码编码结果有模糊无法区分的情况优先编码器例：设计一个4－2优先编码器输入输出0000dd000100001X0101XX10真值表画K图及函数化简当两个输入同时有效时，输出是优先级高的那个输入的编码。

优先编码器问题：没有按键按下时，Y1Y0=?

0000dd00001001001X01101XX1011XXX111

逻辑电路图译码器将二进制码变换（翻译）成具有某种特定含义的一组信号编码器

译码器n位的输入码m位的输出码二进制译码器二-十译码器显示译码器1234567LED1~LED72-4译码器例：设计2－4

译码器真值表观察真值表，直接写逻辑函数

000001010010100100111000带使能的2-4译码器例：设计2-4译码器，增加控制信号

真值表逻辑电路图低有效的2-4译码器例：设计输出低有效的2-4译码器，控制信号低有效

1XX11110001110001110101010110110111逻辑电路图真值表用小译码器实现大译码器例：用两个2-4译码器构成一个3-8译码器0XXX00000000100000000001100100000010101000000100101100001000110000010000110100100000111001000000111110000000高位A2=0

低位A1A0，是一个2-4译码器D3~D0高位A2=1

低位A1A0，是一个2-4译码器D7~D4用小译码器实现大译码器例：用两个2-4译码器构成一个3-8译码器

用小译码器实现大译码器例：用五个2-4译码器构成一个4-16译码器例：用两个3-8译码器构成一个4-16译码器用译码器实现逻辑函数

可以用译码器和一个或门来实现任意逻辑函数全加器电路输出的逻辑函数式可以表示为：

要产生三个变量的全部最小项需要3-8译码器例：用译码器实现1-bit全加器七段数码管显示译码器不同段的亮或暗组合就显示出不同的数字七段数码管显示译码器例：共阴连接七段数码管显示译码器

显示译码器输入输出显示00011000000LED100100100000LED200110010000LED301000001000LED401010000100LED501100000010LED601110000001LED70111~11110000000灭4位7位1234567LED1~LED7信息表示驱动信号1~7循环亮，流水灯比较器用来比较两个二进制数的数值大小

比较器2-bit比较器0000001000101000100100011010010010001010010110010011101010001001001100101000110110101100100110110011101001111001真值表

比较器2-bit比较器

逻辑电路图3-bit、4-bit比较器如何设计？比较器4-bit无符号数比较器A3A2A1A0B3B2B1B0Y(A<B)Y(A=B)Y(A>B)110111000011位数值比较：A,B比较有三种可能结果多位数值比较从高位比起，只有高位相等，才比较下一位。4-bit比较器：A>BA3B3A2B2A1B1A0B0Y(A>B)Y(A=B)Y(A<B)10XXXXXX10001XXXXXX001A3=B310XXXX10001XXXX001A2=B210XX10001XX001A1=B11010001001A0=B0010

4-bit比较器：A<BA3B3A2B2A1B1A0B0Y(A>B)Y(A=B)Y(A<B)10XXXXXX10001XXXXXX001A3=B310XXXX10001XXXX001A2=B210XX10001XX001A1=B11010001001A0=B0010

4-bit比较器：A=BA3B3A2B2A1B1A0B0Y(A>B)Y(A=B)Y(A<B)10XXXXXX10001XXXXXX00110XXXX10001XXXX00110XX10001XX0011010001001A3=B3A2=B2A1=B1A0=B0010

4-bit比较器

逻辑电路图自顶向下的设计对于比较小的电路组合逻辑电路设计基本方法对于比较大、比较复杂的电路自顶向下（Top-Down）的设计方法列出真值表逻辑函数式逻辑电路图设计规范功能1子功能1子功能2功能2子功能3设计规范开始功能分解功能分解加法器要求：二进制数加法器能够实现两个n-bit二进制数相加端口:

输入：A[n-1:0]、B[n-1:0]

输出：和S[n-1:0]、进位输出Co被加数加数和进位4-bit加法n-bit加法每一位相加的过程都类似来自前一位的进位向下一位的进位层次化设计复杂数字系统，其电路分解成多个模块（block/module）模块之间相互连接构成电路模块可以继续分解成基本模块1-bit全加器1-bit半加器串行进位加法器—nbit加法器结构逐位相加、串行进位串行进位加法器基本模块—半加器设计真值表输入：A、B输出：和S、进位Co输出逻辑函数

0000011010101101逻辑电路图串行进位加法器基本模块—全加器设计输入：A、B、Cin输出：和S、进位Co0000000110010100110110010101011100111111真值表

卡诺图逻辑函数式

串行进位加法器基本模块—全加器设计逻辑电路图

全加器也可以用两个半加器来实现串行进位加法器用全加器实现4位二进制数相加A3A2A1A0B3B2B1B0

COS3S2S1S0注意:Ci=0串行进位加法器全加器用级联的方式连接最低位产生的进位，经过多个全加器传递到最高位结构化设计子功能模块—1bit全加器整个电路结构—子模块组合构成串行进位加法器串行进位加法器仿真波形低位向高位进位低位向高位进位串行进位加法器性能电路常见的性能指标：速度（延时）、面积（硬件开销）

32bit加法器的延时是多少？n-bit加法器的延时是多少？电路结构简单速度慢进位输出是否可以提前算出来？超前进位加法器仅从输入看进位产生：从进位传播看进位输出：

进位输出：什么情况下产生进位？超前进位加法器4-bit超前进位加法器

超前进位加法器4-bit超前进位逻辑

高位进位输出逻辑复杂超前进位加法器再次观察超前进位表达式

猜想：如果以4bit为一组，组之间是否也满足超前进位表达式超前进位加法器16bit加法器，分为4个4bit组

计算出各4bit组的进位输出（输入）4个4bit组可以并行计算出和二进制加减法器要求：设计能够实现加法和减法的加减法器分析:

输入：A、B、Sel

输出：和S、进位Co

功能：当Sel=0时，S=A+B;当Sel=1时，S=A-B需要做一个加法器，一个减法器吗？

组合电路的时序组合电路的时序特征：传播延时和最小延时传播延时：从输入改变到一个或多个输出达到稳定值的最长时间最小延时：从一个输入发生变化到任何一个输出开始发生变化的最短时间在组合电路层次，可以通过信号从输入到输出的路径来估算最长的路径称为关键路径（criticalpath）A和B到F的路径关键路径限制了电路工作的速度传播延时就是关键路径上每一个元件传播延时的和

最小延时就是最短路径上每一个元件传播延时的和D到F的路径是最短的

设计组合电路时通常会选择关键路径短的设计竞争和冒险信号在经过门和连线时都会有延时，信号经过的路径不同，延时也会不同，因此各个信号到达汇合点的时刻会不同两个或两个以上输入信号同时变化时，其变化的快慢也会不同竞争冒险由于各个信号到达汇合点的时刻不同或变化的快慢不同，造成输出信号在某个瞬间产生错误的输出（毛刺）竞争和冒险锁存器、触发器和寄存器

两个交叉耦合的或非门组成

输入改变，输出就跟着改变吗?说明1010置10101置000保持1100引发不定状态Q*称作新状态(或次态）置位复位

RS1100RS0011RS0000110000RS0001RS0010

置位复位两个交叉耦合的与非门组成

输入改变，输出就跟着改变吗?说明0110置11001置011保持0011引发不定状态Q*称作新状态(或次态）

00

001111

1100

111111

1110

1101

说明0110置11001置011保持0011引发不定状态

说明1010置10101置000保持1100引发不定状态门控的SR锁存器基本锁存器的问题：输出状态对输入很敏感输入信号必须满足约束条件控制信号来控制状态发生变化的时刻

与非门CSR说明11010置位10101复位100保持11100引发不定状态0XX保持控制信号有效时锁存器能够正常工作控制信号𝐶无效时，锁存器保持原来的状态约束条件：𝑆∙𝑅=0

√D锁存器SR锁存器基本锁存器的问题：输入信号必须满足约束条件置位信号和复位信号不同时有效SRCD说明111置位100复位0X保持𝐶为高电平时，输出𝑄随输入𝐷的变化而变化；𝐶为低电平时，输出𝑄保持𝐶从高变为低前一刻的值D锁存器问题：透明性D锁存器：电平触发√主从边沿D触发器D锁存器的问题：透明性主从D触发器特点D触发器能够保存时钟上升沿时刻的数据输入𝐷的值，且能够保存一个时钟周期带异步复位和置位的D触发器很多情况下需要能够强制触发器的输出为0（清零）或为1（置位）使用带复位和置位的D锁存器来构成D触发器D锁存器的复位/置位直接作用，是异步控制信号基本的通用寄存器一个触发器可以存储1bit信息一组n个触发器就可以保存nbit数据共用一个时钟共用控制信号带使能控制的寄存器并行加载功能：增加一个控制信号load：

load有效时，数据加载到寄存器load无效时，数据不能加载至寄存器，寄存器保持原来的数据不变方法：使能信号控制的触发器输入D的信号EN=1，选择DEN=0，选择Q带加载控制的4-bit寄存器移位寄存器移位寄存器由多个触发器构成每个触发器的输出连接下一个触发器的输入所有的触发器使用同一个时钟来触发移位操作。移位寄存器有什么用处？01101100001101clk2clk10011003clk014clk001101101移位寄存器有什么用处？延时串入并出具有并行访问功能的移位寄存器串并转换并串转换控制信号工作模式触发器输出0向右移位1并行加载功能表触发器的输入有两个不同的数据源前一个触发器的输出或串行输入并行加载的外部输入双向移位寄存器功能表具有并行访问功能的移位寄存器串并转换并串转换控制信号工作模式触发器输出0向右移位1并行加载功能表触发器的输入有两个不同的数据源前一个触发器的输出或串行输入并行加载的外部输入双向移位寄存器功能表同步时序电路组合电路和时序电路组合电路时序电路没有存储单元任何时刻输出仅和当时的输入有关是前向电路，没有反馈包含存储单元（触发器）输出不仅和当前的输入有关，还和它所处的状态有关，即和以前的输入有关通常有反馈用一个时钟信号来驱动时序电路的工作，称为同步时序电路各触发器不使用同一个时钟信号，称为异步时序电路同步时序电路结构一个或多个触发器（寄存器）组合逻辑电路一组输入X一组输出Z

寄存器输入信号为电路的次态同步时序电路分析由组合逻辑电路和一个或多个触发器（寄存器）构成，通常有一组输入X，一组输出Z。

寄存器输入信号为电路的次态次态逻辑的输入外部输入X

时序电路的次态取决于当前态和外部输入输出逻辑的输入外部输入X

Mealy机Moore机分析输入、输出和状态之间的关系，对他们之间的关系进行合理的描述同步时序电路分析步骤根据给出的时序逻辑电路图，写出各触发器输入的逻辑函数式（输入方程）和输出的逻辑函数式（输出方程）；根据输入逻辑函数式（输入方程）和触发器的状态方程，写出各触发器次态的逻辑函数式（次态方程）；根据次态逻辑函数式（次态方程）和输出逻辑函数式（输出方程），建立状态转换表；根据状态转换表画出状态转换图，也可以画出时序图；分析归纳时序电路的逻辑功能。分析举例例：时序电路如图所示，试分析这个电路的逻辑功能。已知电路发现逻辑功能1.触发器输入方程、

电路输出方程2.状态转换表3.状态转换图4.分析逻辑功能触发器输入、电路输出1.触发器输入和次态的逻辑函数式：2.列状态转换表（四部分）

输出逻辑函数式：

状态转换表输入当前态次态输出000000001001010001011001100010101110110100111100

2.列状态转换表（四部分）当前态次态输出00000100010011101000101011001010状态转换图3.状态转换图状态用一个圆圈表示，用状态值或名称标识状态的转换用带箭头的有向线段，标识转换条件和输出只与状态有关，可以放在状态圆圈中与状态和输入都有关，放在有向线段上，输入/输出状态转换图是状态表的图形化表达分析逻辑功能

4.分析逻辑功能设计方法

设计举例：Moore机设计（1）例：设计一个满足如下设计规范的电路：（1）电路有一个输入X，一个输出Y；（2）电路状态在时钟信号的上升沿改变；（3）如果在两个或两个以上时钟上升沿都检测到输入X为1，则输出Y为1，否则Y为0。状态转换图确定需要有多少个状态和状态之间的转换设计举例：Moore机设计（2）假定起始状态为S0输入X=0，有效时钟沿到来时仍然保持为状态S0，输入X=1，状态机应该能识别输入变为了1，在有效时钟沿到来时跳转到另一个状态，称为S1输出Y=0状态为S1时输入X=0，电路应跳转回状态S0；输入X=1，则电路应该进入到第三个状态S2输出Y=0状态为S2时输入X=1，电路应该始终保持为状态S2输入X=0，这时输入不再是连续的1了，电路应跳转回状态S0输出Y=1状态转换图设计举例：Moore机设计（3）状态编码和状态转换表三种状态，至少需要2bit来表示状态每个bit需要一个触发器来实现

输入当前态次态输出000000001000010001011ddd100010101100110101111ddd设计举例：Moore机设计（4）触发器选择选择D触发器触发器的输入信号值就是触发器的次态状态转换表也就是输入逻辑和输出逻辑的真值表输入当前态次态输出000000001000010001011ddd100010101100110101111ddd设计举例：Moore机设计（4）次态和输出逻辑函数式

输入当前态次态输出000000001000010001011ddd100010101100110101111ddd设计举例：Moore机设计（5）

检查电路自启动把无效状态11代入到得到的次态方程和输出方程，电路可以自启动画出逻辑电路图设计举例——Mealy机设计（1）例：设计一个满足如下设计规范的电路：（1）电路有一个输入X，一个输出Y；（2）电路状态在时钟信号的上升沿改变；（3）不要求在检测到第二个1的同一个时钟周期使输出𝑌=1，而是在检测到1个1后，只要输入为1就使输出𝑌为1。状态转换图确定需要有多少个状态和状态之间的转换设计举例——Mealy机设计（2）假定起始状态为S0输入X=0，输出Y=0，有效时钟沿到来时仍然保持为状态S0输入X=1，输出Y=0，应该能识别输入变为了1，在有效时钟沿到来时跳转到另一个状态，称为S1状态为S1时输入X=0，输出Y=0，电路应跳转回状态S0；输入X=1，输出Y=1，如果有效时钟沿到来时X=1，应该继续保持在S1状态确定需要有多少个状态和状态之间的转换设计举例——Mealy机设计（3）状态编码和状态转换表两种状态，至少需要1bit来表示状态每个bit需要一个触发器来实现当前态输出YX=0X=1X=0X=10010010101

Moore机和Mealy机比较Moore机Mealy机计数器基本概念计数器基本功能是对时钟脉冲计数计数器能输出的状态数称为计数器的模计数器每个时钟周期转换一个状态，当计到最大数（状态）时会返回到第一个数（状态），是一个不断重复的过程计数器分类如果时钟信号只是驱动一部分触发器，另一部分触发器的时钟信号是其他触发器的输出信号，称为异步计数器如果所有的触发器共用一个时钟信号，这个时钟信号也是被计数的时钟脉冲，则称为同步计数器计数器的应用事件计数、产生序列信号、时钟分频和控制等

例：设计一个模8计数器，设计规范如下：（1）从0计到7，达到7时返回到0，再重新计数；（2）每当计数器计到7时，输出Y为1，其他时候输出Y为0。端口：输入：时钟CLK

输出：计数输出（3-bit），输出Y状态转换图

状态转换表状态当前态次态输出Y0000001010010100201001103011100041001010510111006110111071110001

次态和输出的逻辑函数式

逻辑电路图

模8计数器在每个时钟沿到来时改变计数值，计数值每次增加1即计数器的次态值总是当前态值加1

模16计数器各触发器输入的逻辑函数式：

（1）使能信号𝐸𝑁=1时，计数器可以正常工作，当时钟沿到来时计数值增加1；（2）使能信号𝐸𝑁=0时，计数器停止计数，当时钟沿到来时计数值保持不变。带使能的各触发器输入的逻辑函数式：带使能的同步模8递增计数器

（1）当LOAD=0时，计数器正常计数（2）当LOAD=1时，数值D加载入计数器中既有使能控制，又有加载控制的计数器同步模8双向计数器（1）例：设计一个模8双向计数器，设计规范如下：（1）控制信号DIR控制计数方向，𝐷𝐼𝑅=0时，计数器从0至7递增计数，当计数到7时，输出𝑌=1；（2）𝐷𝐼𝑅=1时，计数器从7至0递减计数，当计数到0时，输出𝑌=1。输入：时钟CLK，控制信号DIR

输出：计数输出（3-bit），输出Y端口：状态转换图同步模8双向计数器（2）状态转换表同步模8双向计数器（3）次态和输出逻辑函数式同步模8双向计数器（4）加1逻辑减1逻辑BCD计数器

端口：状态转换图当前态次态输出Y000000010000100100001000110001101000010001010010101100011001110011110000100010010100100001其他ddddd状态转换表次态和输出逻辑函数式

检查电路自启动把无效状态1010~1111代入到上面的次态逻辑函数式电路可以自启动

逻辑电路图移存型计数器移位寄存器+反馈电路（组合电路）各触发器的输出信号波形相同，相位不同

前一个触发器的输出接到后一个触发器的输入端环形计数器（1）把n位移位寄存器的首尾连接起来，就构成了n位环形计数器输入和次态逻辑函数式：

例：4位环形计数器环形计数器（2）状态转换图环形计数器的一个主要问题是自启动问题n位环形计数器最多会依次经历n种状态模n计数器可以按照不同的循环工作主要缺点是状态利用率低环形计数器（3）自启动问题当前态次态00000001000100100010010000110110010010000101101001101100011111101000000110010010101001001011011011001000110110101110110011111110

环形计数器（4）逻辑电路图

扭环计数器扭环计数器也是一种移存型计数器把移位寄存器中最后一级触发器的𝑄’反馈到第一级触发器的输入n-bit环形计数器可以产生2𝑛长度的计数序列扭环计数器输入和次态逻辑函数式：例：3-bit扭环计数器状态转换图扭环计数器也有自启动问题扭环计数器修正的状态转换图当前态次态000001001011010101011111100000101011110100111110

状态转换表逻辑电路图分频器输出信号的频率是输入时钟信号频率的1/N分频器设计基础计数器的模值，决定分频器分频比输出信号，计数输出的译码分频器参数分频比输出信号占空比多个输出信号之间的相位8分频器计数器模值5分频器（1）

例：设计一个对时钟信号5分频的电路，输出两个5分频信号Y0和Y1状态转换图5分频器（2）当前态次态输出Y1Y00000010000101000010011100111001110000001101ddddd110ddddd111ddddd状态转换表次态和输出的逻辑函数式

5分频器（3）

逻辑电路图5分频器（4）Y0和Y1的占空比相同但相位不同Y0比Y1滞后一个时钟周期Y1通过一个触发器后得到Y0输出改进的5分频器序列信号发生器在同步时钟的作用下产生一串周期性的二进制信号序列信号发生器yclk1101010….实现方法：计数器+译码器带反馈的移位寄存器基于计数器的序列信号发生器（1）例：产生一个10001110（时间顺序为自左至右）的序列Y(L=8)设计模8计数器

基于计数器的序列信号发生器（2）例：产生一个