CN119479754A 一种校验纠错方法、校验纠错电路和存储器 （长鑫科技集团股份有限公司）

一校验序列和第二校验序列进行一一对应的异2对所述第一校验序列和所述第二校验序列进行一一对应的异或比较，若所述第一奇偶值和所述第二奇偶值不同，则将所述初始纠错序所述基于预设校验矩阵对所述目标纠错序列在所述预设校验矩阵中确定与所述目标纠错序列相同的所述子所述低位数据部中每一数据对应的所述子校验列的二进制表达形式中具有奇数个所所述高位数据部中每一数据对应的所述子校验列的二进制表达形式中具有偶数个所所述若所述第一奇偶值和所述第二奇偶值不同，则将所述初始纠错序列输出为对所述奇偶校验值和所述初始纠错序列的第i位数据进行逻辑运算，产生所述目标纠5.根据权利要求3所述的校验纠错方法，其特对于所述第0数据组，其中包含的16位数据各自对应的所述子校验列的十进制表达依对于所述第1数据组，其中包含的16位数据各自对应的所述子校验列的十进制表达依对于所述第2数据组，其中包含的16位数据各自对应的所述子校验列的十进制表达依3对于所述第3数据组，其中包含的16位数据各自对应的所述子校验列的十进制表达依对于所述第4数据组，其中包含的16位数据各自对应的所述子校验列的十进制表达依对于所述第5数据组，其中包含的16位数据各自对应的所述子校验列的十进制表达依对于所述第6数据组，其中包含的16位数据各自对应的所述子校验列的十进制表达依对于所述第7数据组，其中包含的16位数据各自对应的所述子校验列的十进制表达依6.根据权利要求5所述的校验纠错方法，其特征在于，将所述第0数据组的所述第一中间值_2和所述第1数据组的所述第一中间值_2进行异据组的所述第一中间值_2和所述第7数据组的所述第一中间值_2进行异或运算，产生第一将所述第一中间值_4A、所述第一中间值_4B、所述第一中间值_4C和将所述第0数据组的所述第二中间值_2和所述第1数据组的所述第二中间值_2进行异据组的所述第二中间值_2和所述第7数据组的所述第二中间值_2进行异或运算，产生第二将所述第二中间值_4A、所述第二中间值_4B、所述第二中间值_4C和4将所述第0数据组的所述第三中间值_2和所述第1数据组的所述第三中间值_2进行异据组的所述第三中间值_2和所述第7数据组的所述第三中间值_2进行异或运算，产生第三将所述第三中间值_4A、所述第三中间值_4B、所述第三中间值_4C和将所述第0数据组的所述第四中间值_2和所述第1数据组的所述第四中间值_2进行异据组的所述第四中间值_2和所述第7数据组的所述第四中间值_2进行异或运算，产生第四将所述第四中间值_4A、所述第四中间值_4B、所述第四中间值_4C和将所述第四中间值_0和所述第五中间值_0进行异或运算，产生第所述第4数据组的所述第六中间值_1、所述第6数据组的所述第六中间值_0和所述第6数据5所述第6数据组的所述第六中间值_1、所述第7数据组的所述第六中间值_0和所述第7数据表征读出的所述数据集中存在奇数个或者偶数个数据的取值为所述第计算模块，与所述校验模块连接，配置为对所述第一校屏蔽所述初始纠错序列；所述比较模块，配置为对所述第一奇偶值和所述第二奇偶值进行异或第i个所述逻辑单元，配置为对所述奇偶校验值和所述初始11.根据权利要求10所述的校验纠错电路，其特征在于，所述逻辑单元包括第一触发所述第一触发器的第一时钟端用于接收第一时钟信号，所述第一触发器6所述第二触发器的第一时钟端用于接收所述第一时钟信号，所述第二用于接收所述初始纠错序列的第i位数据，所述第二触发器的反相输出端与所述第二非门所述第一与门的第一输入端用于接收所述奇偶采样校验值，所述第端用于接收所述初始采样纠错序列的第i位数据，所述第一与门的输出端用于输出所述目所述定位模块的解码逻辑是依据预设校验矩阵确定的，所述预设校验矩指与所述目标纠错序列相同的所述子校验列对所述第一解码子模块，配置为接收并对部分所述目标纠错序列的数据进行解码处理，所述第二解码子模块，配置为接收并对其余所述目标纠错序列的数据进行解码处理，所述逻辑处理模块，配置为接收并对所述第一错误地址信号和所述第其中，所述低位数据部中每一数据对应的所述子校验列所述第二解码子模块，配置为接收所述目标纠错序列的第0位～第所述第一解码子模块，配置为接收所述目标纠错序列的第4位～第所述逻辑处理模块，配置为接收并对所述第一错误地址信号和所述第7[0003]ECC电路可采用汉明码(HammingCode)的纠错机制，在基于会导致误纠(Miscorrection)，反而增加了错误比特的数量，导致错误模式(Error述数据集中存在奇数个或者偶数个数据的取值为所述第[0011]所述基于预设校验矩阵对所述目标纠错序列进行解码处理，确定错误数据的位[0014]所述低位数据部中每一数据对应的所述子校验列的二进制表达形式中具有奇数[0015]所述高位数据部中每一数据对应的所述子校验列的二进制表达形式中具有偶数8[0019]对所述奇偶校验值和所述初始纠错序列的第i位数据进行逻辑运算，产生所述目[0022]对于所述第0数据组，其中包含的16位数据各自对应的所述子校验列的十进制表[0023]对于所述第1数据组，其中包含的16位数据各自对应的所述子校验列的十进制表[0024]对于所述第2数据组，其中包含的16位数据各自对应的所述子校验列的十进制表[0025]对于所述第3数据组，其中包含的16位数据各自对应的所述子校验列的十进制表[0026]对于所述第4数据组，其中包含的16位数据各自对应的所述子校验列的十进制表[0027]对于所述第5数据组，其中包含的16位数据各自对应的所述子校验列的十进制表[0028]对于所述第6数据组，其中包含的16位数据各自对应的所述子校验列的十进制表[0029]对于所述第7数据组，其中包含的16位数据各自对应的所述子校验列的十进制表[0032]将所述第0数据组的所述第一中间值_2和所述第1数据组的所述第一中间值_2进9[0036]将所述第0数据组的所述第二中间值_2和所述第1数据组的所述第二中间值_2进[0040]将所述第0数据组的所述第三中间值_2和所述第1数据组的所述第三中间值_2进[0044]将所述第0数据组的所述第四中间值_2和所述第1数据组的所述第四中间值_2进所述第7数据组的所述第六中间值_0和所述第7数据组的所述第六中间值_1进行异或运算，偶值表征读出的所述数据集中存在奇数个或者偶数个数据的取值为所述用于接收所述奇偶校验值，所述第一触发器的反相输出端与所述第一非门的输入端连接，入端用于接收所述初始纠错序列的第i位数据，所述第二触发器的反相输出端与所述第二输入端用于接收所述初始采样纠错序列的第i位数据，所述第一与门的输出端用于输出所值和根据读出的数据集计算的第二奇偶值，判断是将初始纠错序列输出为目标纠错序列，技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，或等于0的整数)的数据位设置校验位，并根据校验位的二进制表达形式中1所在的位置分[0097]集成内存控制器(IntegratedMemoryController，IMC)中使用的等级水平(Rank_level)的ECC电路可以对X4DRAM提供Chipkill级的全设备数据纠正，对X8DRAM提供半设备数据纠正，所以对集成内存控制器而言，更希望DRAM供应商(Vendor)提供的X8128比特数据位(即数据集)进行计算，可以得到9比特校验位(即第一校验序列和第一奇偶列后，还需要将第一校验序列和第二校验序列中的每一位校验值进行一一对应的异或比较，输出初始纠错序列。示例性地，若第一校验序列为(10001010)，第二校验序列为[0116]本公开实施例提供了一种应用(137,128)汉明码(即128比特数据位和9比特校验的子校验列的二进制表达形式中具有偶数个第可以称为偶权重。可以理解地，两个奇权重的子校验列或两个偶权重的子校验列相异或后得到的是偶权重的子校验列，而奇权重的子校验列和偶权重的子校验列相异或得到的是奇权重的子校验列；其中，两个子校验列相异或是指子校验列中的对应位置数据一一对应相[0140]需要说明的是，数据集包括128位数据，分别为第0位数据D<0>、第1位数据D<158(00111010)、51(00110011)、60(00111100)、53(00110101)、54(00110110)、6390(01011010)、83(01010011)、92(01011100)、85(01010101)、86(01010110)、95对应的子校验列的二进制表达形式中的高4[0151]当有界故障造成包括4个DQ的Nibble(NibbleA或NibbleB)中发生多个错误数据到的错误表征为数据8，则是纠正到校验值上；若3个错误错误分别发生在数据98、186和[0152]同理，偶权重的子校验列对应的NibbleB中的奇数个错误数据经ECC计算后得到31中，而数据0_31与其他范围内的数据对应的二进制表达的8比特相互异或得到的结果总结果在数据64_95中；数据96_127和数据160_191对应的二进制表达的8比特相互异或得到/生第一中间值_4B；将第4数据组的第一中间值_2和第5数据组的第一中间值_2进行异或运D<7:0>为D<0>至D<7>共8位数据的合并写法，D<15:8>为D<8>至D<15>共8位数据的合并写生第二中间值_4B；将第4数据组的第二中间值_2和第5数据组的第二中间值_2进行异或运生第三中间值_4B；将第4数据组的第三中间值_2和第5数据组的第三中间值_2进行异或运生第四中间值_4B；将第4数据组的第四中间值_2和第5数据组的第四中间值_2进行异或运第2数据组的第六中间值_1可以用All_B5(L)表示，第3数据组的第六中间值_0可以用All_数据组的第六中间值_0可以用All_B4(R)表示，第6数据组的第六中间值_1可以用All_B5存取存储器(DynamicRandomAccessMemory，DRAM)、同步动态随机存取存储器纠错电路30具体为一种关于有界故障的ECC电路，而且该电路可以应用前述实施例中的校[0207]如图5所示，D0356B是D0356的互补信号，D1357B是D1357的互补信号，D2367B是的电路，可以得到第一中间值_2(D0356_2B)、第二中间值_2(D1357_2B)、第三中间值_2ALL1346(即ALL1346R)、ALL4567(即ALL4567R)、ALL2367(即ALL2367R)、ALL0145(即[0219]比较模块331，配置为对第一奇偶值和第二奇偶值进行异或比较，产生奇偶校验[0220]第i个逻辑单元332，配置为对奇偶校验值和初始纠错序列的第i位数据进行逻辑第二非门U4的输出端用于输出初始采样纠错序列的第二触发器U3也可以通过锁存器分别接收奇偶校验值和初始纠错序列的第i位数据，以实模块31中同样数量的异或门和一些延时单元来匹配第二校验序列和第二奇偶值计算的延端用于接收初始采样纠错序列的第i位数据，第一与非门U7的输出端与第四非门U8的输入表发生奇数个错误数据，那么将初始纠错序列输出为目标纠错序列进行纠正。也就是说，128比特数据位(即数据集)经校验模块31计算出9比特校验位(即初始纠错序列和奇偶校验值)，经第一触发器U1和第二触发器U3锁存后用数据全校验位(即奇偶采样校验值)对其他[0245]逻辑处理模块343，配置为接收并对第一错误地址信号和第二错误地址信号进行误地址信号用于确定错误数据所属的数据组编号，即错误数据属于8个数据组中的哪一个[0251]逻辑处理模块343，配置为接收并对第一错误地址信号和第二错误地址信号进行[0254]