CN119486125A 半导体器件及制造半导体器件的方法 （爱思开海力士有限公司）

提供了半导体器件及制造半导体器件的方25.根据权利要求1所述的半导体器件，其中及形成多个筒形储存节点和多个电极部分，所述多个筒形储存节点和所述3形成介电层和牺牲层，所述介电层和所述牺牲层适于通过分别在所述介电层和所述电极部分之上形成板节点和导电层来形成储存电容器，所述储存电容器堆叠在所述下结构之上并且在与所述下结构的所述表面垂直或基本垂直形成耦接至所述水平导电层的两端的第一接触节点和第21.根据权利要求14所述的方法，其中，所述4[0002]本申请要求于2023年8月11日提交的申请号为10_2023_0105588的韩国专利申请[0004]存储单元的尺寸不断减小以增加存储器件的净裸片。随着存储单元尺寸的小型进行广泛的研究工作来开发更小、更高容量并且表现出改进的性能特征的三维半导体器[0006]本发明的实施例涉及一种高度集成的三维半导体器件(以下简称为半导体器件)多个电极部分，多个筒形储存节点和多个电极部分耦接至水平导电层的两端且两侧对称5[0016]图6A至图6Q是示出根据本发明另一实施例的用于制造半导体器件的方法的截面相同的附图标记在本发明的多个附图和实施例中指代相包括存储单元阵列而且包括用于稳定的电力供应或传输信号的稳定性的电容器。具体地，[0021]图1是示出根据本公开的实施例的半导体器件的示意性框图。图2是沿图1所示的6储存电容器阵列CAR可以在第二方向D2上彼此相邻地设置。第二方向D2可以是第一水平方[0023]存储单元阵列MCA可以包括三维布置的多个存储单元MC。每个存储单元MC可以包为单元电容器。晶体管TR和电容器CAP可以设置在被布置为彼此交叉的字线WL和位线BL之以包括第一源极/漏极区DR、第二源极/漏极区SR以及水平设置在第一源极/漏极区DR与第而水平有源层ACT的另一侧可以耦接到单元电容器CAP。水平有源层ACT也可以被称为水平[0025]个体存储单元MC可以包括单个晶体管TR和单个单元电容器CAP。这可以被称为单个单元电容器CAP读取数据或者将数据写入到单个单元电容器CAP中的存取器件(access[0027]存储单元阵列MCA可以包括沿第一方向D1堆叠的多个存储单元MC。存储单元MC可[0028]储存电容器阵列CAR可以包括沿第一方向Dl堆叠并且还沿第二方向D2和第三方向CAR可以包括储存电容器RCAP的至少一个三维[0029]储存电容器RCAP可以具有与单元电容器CAP相同或基本相同的结构。储存电容器RCAP可以形成在与单元电容器CAP相同的水平高度处。储存电容器RCAP可以形成为具有与[0030]存储单元阵列MCA可以是包括沿第一方向D1堆叠的单元电容器CAP的第一列阵7CAP和储存电容器RCAP中的每个可以包括彼此耦接[0031]个体晶体管TR可以包括水平有源层ACT和字线WL。每个字线WL可以包括彼此面对层GD可以设置在水平有源层ACT与字线WL之间。栅极介电层GD可以形成在第一字线G1和水平有源层ACT之间以及也在第二字线G2和水平有源层ACT之间。单元电容器CAP和储存电容且位线接触节点BLC可以由N型掺杂多晶硅制成或者包括N型掺且水平有源层ACT置于第一字线G1和第二字线G2之间。栅极介电层GD可以形成在水平有源8[0038]水平有源层ACT可以具有比第一字线G1和第二字线G2的厚度小的厚度。水平有源层ACT在第一方向D1上的垂直厚度可以比第一字线G1和第二字线G2中的每一个在第一方向SiO2N4O33N422O32[0040]字线WL的第一字线G1和第二字线G2可以由金属基材料、半导体材料或其组合制一字线G1和第二字线G2可以由氮化钛和钨被顺序地堆叠的TiN/W堆叠制成，或者包括由氮化钛和钨被顺序地堆叠的TiN/W堆叠。字线WL的第一字线G1和第二字线G2可以由高功函数G1和第二字线G2可以具有组合了低功函数材料和高功函数材料的双功函数22229氧化铝(Al2O3)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铌(Nb2O5)或钛锶酸(SrTiO3包含氧化锆(ZrO2)的堆叠结构。第一介电层DE可以包括ZA(ZrO2/Al2O3)堆叠或ZAZ(ZrO2/Al2O3/ZrO2)堆叠。ZA堆叠可以具有其中氧化铝(Al2O3)被堆叠在氧化锆(ZrO2)之上的结构。堆叠结构。第一介电层DE可以包括HA(HfO2/Al2O3)堆叠或叠可以具有其中氧化铝(Al2O3)被堆叠在氧化铪(HfO2)之上的结构。HAH堆叠可以具有其中铝(Al2O3)可以具有比氧化锆(ZrO2)和例如，第一介电层DE可以包括ZAZA(ZrO2/Al2O3/ZrO2/Al2O3Al2O3/ZrO2)堆叠、HAHA(HfO2/Al2O3/HfO2/Al2O3)堆叠、或HAHAH(HfO2/Al2O3/HfO2/Al2O3/或者包括氧化钛(TiO2)、氧化铌或氮化铌者包括掺杂有N型杂质的多晶硅(N型掺杂[0051]第一源极/漏极区DR可以包括从位线接触节点BLC扩散的杂质，而第二源极/漏极的方向上延伸的字线WL，但是储存电容器阵列CAR可以不包括与水平导电层ACT交叉的材线VCL与水平导电层LCL之间。第二接触节点CN2可以形成在水平导电层LCL与储存电容器导电层LCL可以是掺杂有N型杂质的硅材料。水平导电层LCL可以是掺杂有N型杂质的多晶有其中两个杂质区域彼此接触的结构。定向导电线或柱型导电线。垂直导电线VCL可以包括柱部分VP和延伸部分VE。垂直导电线VCL的柱部分VP可以在第一方向D1上垂直地定向。延伸部分VE可以在第二方向D2上自柱部VCL的柱部分VP和延伸部分VE可以具有由相同材料制成的单一集成结构，而柱部分和延伸部分VE直接接触。垂直导电线VCL的电极部分VN可以与储存电容器RCAP的储存节点SN同时柱部分VP和延伸部分VE不同的结构。[0060]第一接触节点CN1可以耦接到水平导电层LCL的第一侧。第一接触节点CN1可以由[0061]储存电容器RCAP可以形成为具有与存储单元阵列MCA的电容器CAP相同的结构和[0062]储存电容器RCAP可以自水平导电层LCL沿第二方向D2水平地设置。储存电容器RCAP可以包括沿第二方向D2自水平导电层LCL水平延伸的第二储存节点SN1。储存电容器RCAP还可以包括第二介电层DE1和在第二储存节点SN1之上的第二板节点PN1。储存电容器RCAP的第二储存节点SN1可以具有与垂直导电线VCL的电极部分VN相同的结构并且可以由点SN1的筒内壁和筒外壁。第二板节点PN1可以具有在第二介电层DE1之上延伸到第二储存节点SN1的筒内壁中以及在第二储存节点SN1的筒外壁之上延伸的形状。第二板节点PN1可222(IrO2有大约3.9的介电常数，而第二介电层DE1可以包括具有大约4或更大的介电常数的高k材酸(SrTiO3Al2O3/ZrO2)堆叠。ZA堆叠可以具有其中氧化铝(Al2O3)被堆叠在氧化锆(ZrO2)之上的结构。堆叠可以具有其中氧化铝(Al2O3)被堆叠在氧化铪(HfO2)之上的结构。HAH堆叠可以具有其介电层DE1可以包括氧化硅(SiO2)作为高带隙材料。由于第二介电层DE1包括高带隙材料，可以包括ZAZA(ZrO2/Al2O3/ZrO2/Al2O3)堆叠、ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2)堆叠、HAHA(HfO2/Al2O3/HfO2/Al2O3)堆叠、或HAHAH(HfO2/Al[0072]第二接触节点CN2可以形成在第二储存节点SN1与水平导电层LCL之间。第二接触[0073]根据本发明的另一实施例，储存电容器RCAP和垂直导电线VCL可以直接接触水平[0074]图1和图2的半导体器件100可以是例如动态随机存取存储器(DRAM)或铁电存储器[0075]根据本发明的其他实施例，单元电容器CAP和储存电容器RCAP可以用其他数据储[0076]在第一方向D1上彼此相邻的水平有源层ACT可以接触一个位线BL。在第三方向D3WL可以包括一对第一字线G1和第二字线G2。多个水平有源层ACT可以在第二方向D2上彼此器RCAP可以耦接到储存电容器控制电路CL存电容器阵列CAR高的水平高度处。这可以被称为POC(单元上外围电路)结构。在POC结构外围电路部分可以包括用于控制存储单元阵列MCA的控制电路，诸如感测放大器和子字线驱动器。第二外围电路部分可以包括储存电容器阵列CAR，并且用于控制储存电容器阵列[0083]单元电容器CAP的部件和储存电容器RCAP的部件可以具有相同的形状并且可以由[0084]存储单元阵列MCA的位线BL和储存电容器阵列CAR的垂直导电线VCL可以由相同的[0085]存储单元阵列MCA的位线接触节点BLC和储存电容器阵列CAR的第一接触节点CN1[0086]存储单元阵列MCA的储存接触节点SNC和储存电容器阵列CAR的第二接触节点CN2[0093]下结构11可以由半导体衬底或外围电路制成，或者包括半导体衬底或外围电[0095]用于形成第一开口18和第二开口19的掩模图案(未示出)可以是用于在存储单元盖层20可以不填充第一开口18和第二开口[0099]参照图5F，可以形成扩大的水平凹部22A和22B。为了形成扩大的水平凹部22A和[0100]参照图5G，可以形成初步接触层23'以覆盖扩大的水平凹部22A和22B(参见图5F)有杂质。例如，水平导电层15D可以掺杂有从第一接触节点23和第二接触节点30扩散的杂从第一接触节点23和第二接触节点30扩散到水平导电层15D中。当第一接触节点23和第二接触节点30包括掺杂有N型杂质的多晶硅时，水平导电层15D可以变成具有N型杂质的掺杂区域。水平导电层15D可以接触杂质从第一接触节点23和第二接触节点30扩散到其中的掺[0105]参照图5K，垂直导电线的电极部分31N和储存电容器的储存节点31可以分别形成在第一接触节点23和第二接触节点30之上。垂直导电线的电极部分31N和储存电容器的储[0107]垂直导电线的电极部分31N和储存电容器的储存节点31可以形成为对称结构。彼此面对的垂直导电线的电极部分31N和储存电容器的储存节点31可以具凹陷。可以通过部分地刻蚀介电层图案13”(参见图5K)来形成隔离部分(separation[0109]同时，垂直导电线的电极部分31N和储存电容器的储存节点31可以具有被暴露以形成筒形状的外壁。彼此面对的垂直导电线的电极部分31N和储存电容器的储存节点31可[0114]参照图5P，可以形成在垂直导电线的电极部分31N之上填充第一开口18的垂直导容器RCAP可以形成在第二开口19(参过第一接触节点CN1和第二接触节点CN2扩散的杂质，可以形成水平导电层15D并且可以形成存储单元阵列的掩模版来形成MIM结构并确保工艺余量，而无需形成用于储存电容器的[0119]图6A至图6Q是示出根据本发明另一实施例的用于制造半导体器件的方法的截面[0122]参照图6H，可以通过用导电材料间隙填充每个凹部15R来形成水平金属导电层15M。水平金属导电层15M可以通过形成导电材料以间隙填充凹部15R以及刻蚀导电材料以每个水平金属导电层15M的两端。例如，初步接触层23'可以由掺杂有N型杂质的多晶硅制金属导电层15M的两端的第一接触节点23和第二接触节点30可以被形成。第一接触节点23[0126]参照图6K，可以去除第三牺牲层24(参见图6J)。通过去除第三牺牲层24(参见图[0127]参照图6L，垂直导电线的电极部分31N和储存电容器的储存节点31可以形成在第一接触节点23和第二接触节点30之上。垂直导电线的电极部分31N和储存电容器的储存节[0128]垂直导电线的电极部分31N可以通过第一接触节点23耦接到水平金属导电层15储存电容器的储存节点31可以通过第二接触节点30耦接到水平金属导[0129]垂直导电线的电极部分31N和储存电容器的储存节点31可以形成为对称结构。彼此面对的垂直导电线的电极部分31N和储存电容器的储存节点31可以具[0131]同时，垂直导电线的电极部分31N和储存电容器的储存节点31可以具有被暴露以具有筒形状的外壁。彼此面对的垂直导电线的电极部分31N和储存电容器的储存节点31可[0136]参照图6Q，可以形成在垂直导电线的电极部分31N之上填充第一开口18的垂直导[0138]根据本发明的实施例，可以应用与存储单元阵列相同的掩模版形成MIM结构的储[0140]根据本发明的实施例，可以通过增大垂直导电线的体积来减小垂直导电线的电