2026年数字IC设计工程师（校招）高频面试题及解答

数字IC设计工程师（校招）高频面试题

精选100道·含详细解答

面试前刷一遍，心中更有底

★表示出题频率：★★★较高★★★★很高★★★★★最高

一、个人基本情况与求职动机（10道）

1.请结合你的专业背景和项目经历，进行一个简单的自我介绍。★★★★★（考察自我表达

与总结能力）

2.为什么选择从事数字IC设计工程师这个岗位，而不是去互联网或者软件行业？★★★★★

（考察求职动机与行业意向）

3.简单谈谈你对数字IC前端设计和后端设计的理解，为什么更倾向于做前端？★★★★★

（考察岗位认知）

4.在过去的项目或学习中，你遇到过的最大挫折是什么？你是如何克服的？★★★★★（考

察抗压与解决问题能力）

5.你认为自己性格上的最大优点和缺点分别是什么？★★★★（考察自我认知）

6.为什么选择投递我们公司？对我们公司的产品线或行业地位有了解吗？★★★★★（考察

求职动机与公司匹配度）

7.结合当前半导体行业发展，你对数字IC设计的未来趋势有什么看法？★★★★（考察行业

认知与视野）

8.你的专业课成绩排名如何？有没有挂过科？你最擅长的一门专业课是什么？★★★★（考

察学习态度与理论基础）

9.实习或在校期间，让你感到最有成就感的一件事是什么？★★★★（考察成就动机）

10.目前手里拿到了几个offer？如果在几个offer中抉择，你最看重的因素是什么？★★★★★

（考察求职稳定性与价值观）

二、数字电路基础理论（20道）

11.什么是建立时间（SetupTime）和保持时间（HoldTime）？★★★★★（考察时序基础概

念）

12.如果电路中出现了建立时间违例或保持时间违例，分别应该如何解决？★★★★★（考察

时序违例修复能力）

13.什么是亚稳态？产生亚稳态的根本原因是什么？★★★★★（考察亚稳态底层原理）

14.消除或降低亚稳态危害的方法有哪些？★★★★★（考察亚稳态解决方案）

15.简述同步复位和异步复位的区别，以及它们各自的优缺点。★★★★★（考察复位设计基

础）

16.什么是异步复位同步释放？为什么要采用这种复位策略？★★★★★（考察复位可靠性设

计）

17.摩尔（Moore）状态机和米利（Mealy）状态机有什么本质区别？★★★★★（考察状态机

核心概念）

18.状态机的常用编码方式（二进制码、格雷码、独热码）各有何特点？分别适用于什么场

景？★★★★★（考察状态机编码选型）

19.什么是组合逻辑环路（CombinationalLoop）？为什么在设计中要严格避免？★★★★★

（考察组合逻辑设计规范）

20.什么是竞争与冒险现象？如何从设计上消除它？★★★★★（考察电路稳定性分析）

21.锁存器（Latch）和触发器（Flip-Flop）的区别是什么？★★★★★（考察基础元器件认

知）

22.为什么在RTL设计中要尽量避免产生Latch？在什么情况下会意外生成Latch？★★★★★

（考察代码规范与时序分析）

23.请画出或描述CMOS反相器的基本结构，并说明其工作原理。★★★★（考察晶体管级基

础理论）

24.什么是扇入（Fan-in）和扇出（Fan-out）？扇出过大对电路时序会有什么影响？

★★★★★（考察电路驱动能力与延迟）

25.简述卡诺图化简的原理与基本步骤。★★★★（考察逻辑化简基础）

26.多路选择器（MUX）和交叉开关（Crossbar）的作用与实现方式有什么区别？★★★★

（考察基础逻辑器件应用）

27.如何仅使用2选1多路选择器（MUX）实现一个异或门（XOR）？★★★★（考察逻辑门

级转换能力）

28.什么是毛刺（Glitch）？为什么时序逻辑电路通常对毛刺不敏感？★★★★★（考察信号完

整性认知）

29.什么是线与逻辑？什么是开漏（OpenDrain）输出？★★★★（考察接口电路基础）

30.触发器的功耗主要分为哪几部分？动态功耗和静态功耗分别由什么决定？★★★★（考察

功耗基础概念）

三、Verilog语法与RTL设计规范（15道）

31.阻塞赋值（=）和非阻塞赋值（<=）的区别是什么？在什么场景下分别使用？★★★★★

（考察Verilog核心语法规则）

32.assign语句（连续赋值）和always语句在硬件建模中有什么区别？★★★★★（考察硬件

建模思维）

33.组合逻辑的always块中，如果敏感列表写得不全，综合后和仿真时会发生什么不同的结

果？★★★★★（考察综合与仿真的差异认知）

34.Verilog中task和function的区别是什么？它们能否包含时序控制语句？★★★★（考察

Verilog高级语法特性）

35.如何在Verilog代码中实现一个三态门？请口述代码核心结构。★★★★（考察三态逻辑编

码能力）

36.什么是RTL代码的综合（Synthesis）？请列举几种不可综合的Verilog语法。★★★★★

（考察可综合设计概念）

37.Verilog中wire类型和reg类型的本质区别是什么？reg类型一定会被综合成触发器吗？

★★★★★（考察数据类型与硬件映射）

38.generatefor和普通的for循环在最终综合生成的硬件电路上有什么不同？★★★★★（考察

硬件展开思维与循环结构）

39.参数化设计中，parameter、localparam和`define的区别和应用场景分别是什么？

★★★★★（考察参数化编码规范）

40.Verilog语法中，逻辑相等（==）和全等（===）的区别是什么？综合工具如何处理它们？

★★★★（考察比较运算符及综合特性）

41.什么是仿真中的DeltaDelay（增量延迟）？它在排查波形问题时有什么意义？★★★★

（考察仿真事件调度原理）

42.在RTL代码中，如何利用移位和加法操作来实现乘法或除法以节省硬件资源？★★★★

（考察运算资源的逻辑优化）

43.if-else语句和case语句在综合后生成的硬件电路上有什么明显的区别？★★★★★（考察

语法对应的硬件逻辑结构）

44.如何用Verilog写一个高可靠性的边沿检测电路（分别检测上升沿、下降沿和双边沿）？

★★★★★（考察基础电路RTL实现能力）

45.请简述一段式、两段式、三段式状态机的写法差异及各自的优缺点，工业界为何推崇三段

式？★★★★★（考察状态机标准编码风格）

四、时序分析与跨时钟域处理（CDC）（15道）

46.什么是设计的最高工作频率（Fmax）？如何通过公式计算得出？★★★★★（考察时序关

键路径分析）

47.单bit信号从慢时钟域传输到快时钟域，通常采用什么同步方法？★★★★★（考察基础跨

时钟域打拍机制）

48.单bit信号从快时钟域传输到慢时钟域，直接打拍可行吗？应该如何处理？★★★★★（考

察脉冲展宽与闭环同步机制）

49.针对多bit数据信号跨时钟域，列举并说明至少三种常用的处理方法。★★★★★（考察多

bit跨时钟域综合方案）

50.异步FIFO的空满判断逻辑是怎样的？读写指针为什么要转换为格雷码再进行同步？

★★★★★（考察异步FIFO核心原理）

51.格雷码在跨时钟域应用中的作用机制是什么？它有什么局限性？★★★★（考察格雷码特

性及适用边界）

52.什么是握手协议（Handshake）？它适用于什么类型的跨时钟域场景？★★★★★（考察

握手同步机制与状态机）

53.什么是时钟偏斜（ClockSkew）和时钟抖动（ClockJitter）？它们对时序余量有什么影

响？★★★★★（考察时钟网络时序分析）

54.如果芯片流片后发现建立时间违例，能否通过降频来保证正常工作？保持时间违例呢？为

什么？★★★★★（考察时序违例底层修复原理）

55.什么是时序的关键路径（CriticalPath）？在RTL设计阶段有哪些优化关键路径的策略？

★★★★★（考察时序优化与重构能力）

56.为什么流水线（Pipeline）设计能够显著提高数字系统的工作频率？它的代价是什么？

★★★★★（考察流水线设计面积与速度折中）

57.什么是重定时（Retiming）技术？它如何改善电路的时序？★★★★（考察高级寄存器均

衡与时序优化）

58.什么是多周期路径（Multi-CyclePath）？在什么设计场景下会声明多周期路径约束？

★★★★（考察时序约束基础与应用）

59.什么是伪路径（FalsePath）？请举出两个常见的需要设置为伪路径的场景。★★★★

（考察时序约束例外机制）

60.FIFO的深度计算公式是什么？请描述如何计算两个不同频率、带有突发传输特征模块之

间的FIFO深度。★★★★★（考察系统级FIFO深度评估能力）

五、计算机体系结构与常用总线（15道）

61.什么是冯·诺依曼架构和哈佛架构？它们在指令与数据存储机制上有何区别？★★★★★

（考察计算机基础架构认知）

62.请简述RISC处理器经典的五级流水线结构，什么是流水线冲突（Hazard）？★★★★★

（考察流水线基础与冲突定义）

63.流水线中的结构冲突、数据冲突和控制冲突分别应该如何解决？★★★★★（考察流水线

冒险处理技术）

64.高速缓存（Cache）的作用是什么？直接映射、全相联映射、组相联映射的区别和优缺点

是什么？★★★★★（考察Cache基础映射原理）

65.什么是程序的空间局部性和时间局部性？这对存储器层次结构设计有什么指导意义？

★★★★（考察存储器层级理论）

66.请简述AMBA总线协议族中APB、AHB、AXI总线的主要区别和在SoC中的定位。

★★★★★（考察总线协议体系整体认知）

67.AXI总线的五个独立通道分别是什么？它们是如何配合完成一次读/写事务的？★★★★★

（考察AXI协议核心机制）

68.AXI协议中的OUTSTANDING机制是什么？支持该机制对系统性能有什么好处？★★★★

（考察AXI高级特性理解）

69.AXI总线是如何支持乱序传输（Out-of-order）和交织传输（Interleaving）的？★★★★

（考察AXI总线乱序处理机制）

70.APB总线为什么规定需要两个时钟周期（SETUP和ENABLE阶段）来完成一次读写操

作？★★★★（考察APB状态机与时序机制）

71.I2C总线和SPI总线在硬件连线、传输速率和工作模式上有什么区别？★★★（考察常见低

速通信接口拓展）

72.UART通信协议的数据帧结构是怎样的？在RTL中如何实现一个精准的波特率发生器？

★★★★★（考察UART底层协议与实现逻辑）

73.简述SRAM和DRAM的底层存储单元结构差异，及其在SoC芯片中的典型应用场景。

★★★★（考察存储介质硬件特性）

74.什么是DMA（直接内存访问）控制器？它如何提高系统的整体运行效率？★★★★（考察

系统级数据搬移原理）

75.简述芯片的中断（Interrupt）机制，当外部中断发生时，处理器的响应和处理过程是怎样

的？★★★★★（考察系统中断处理底层逻辑）

六、低功耗设计与综合基础（10道）

76.数字芯片的功耗主要分为哪几类？各自的理论计算公式或影响因素是什么？★★★★★

（考察功耗基础分类与构成）

77.什么是门控时钟（ClockGating）技术？它为什么能够有效降低芯片功耗？★★★★★

（考察时钟门控低功耗原理）

78.直接使用一个与门（AND）去做时钟门控会产生什么致命问题？标准单元库中的ICG单元

是如何解决该问题的？★★★★★（考察无毛刺时钟门控设计）

79.什么是操作数隔离（OperandIsolation）技术？请举例说明其在RTL设计中的应用。

★★★★（考察数据通路低功耗优化策略）

80.简述多电压域（Multi-VoltageDomain）和电源门控（PowerGating）的基本原理与设计

难点。★★★★（考察系统级低功耗设计技术）

81.在低功耗电路设计中，如何通过选择合适的状态机编码方式或总线编码方式来降低翻转

率？★★★（考察代码级功耗优化思维）

82.什么是数字逻辑综合？综合工具执行的三大主要步骤（Translate,Map,Optimize）分别做

了什么工作？★★★★（考察逻辑综合流程认知）

83.什么是标准单元库（StandardCellLibrary）？里面通常包含单元的哪些信息模型？

★★★★（考察后端物理与时序基础）

84.作为前端设计人员，在RTL编码阶段有哪些具体的方法可以有效减小综合后的硬件面积？

★★★★★（考察面积优化与资源复用思维）

85.在IC设计中，如何权衡和评估面积（Area）、速度（Speed）与功耗（Power）三者

（PPA）的关系？★★★★★（考察PPA折中评估与工程能力）

七、项目经历挖掘与场景分析（10道）

86.请详细剖析你简历中最核心的这个项目，项目的整体架构是怎样的？你个人的核心贡献点

具体在哪里？★★★★★（考察项目深度与个人真实贡献）

87.在你的这个项目中，遇到过的最难的技术挑战或最隐蔽的Bug是什么？你是通过什么思路

定位并解决的？★★★★★（考察Debug思路与解决复杂问题能力）

88.针对你设计的这个模块，当初为什么选择这种架构或算法实现，而不是其他的替代方案？

做过哪些对比？★★★★★（考察架构选型评估与设计论证能力）

89.经过这段时间的沉淀，如果让你现在重新做一遍这个项目，你会从哪些维度进行优化和改

进？★★★★（考察复盘、反思与技术迭代能力）

90.你在项目中设计的模块最高工作频率能跑到多少？综合出来的面积有多大？对功耗有做过

评估吗？★★★★★（考察工程化意识与PPA指标敏感度）

91.假设在FPGA原型验证阶段发现了一个偶发性Bug，几天才出现一次，极难复现，你会采

取什么策略去排查？★★★★★（考察极端场景下的排障逻辑与验证思维）

92.你的设计中有涉及跨时钟域处理吗？针对你项目中的具体场景，详细说明你是如何保证数

据跨时钟域的安全性的。★★★★★（考察项目中CDC的实际应用深度）

93.在团队协作中，如果你的设计方案与验证工程师或后端工程师产生了严重分歧，你会如何

沟通解决？★★★★（考察团队协作边界与沟通技巧）

94.假设入职后主管分配给你一个全新的高速通信协议模块，要求一周内完成RTL初稿，你将

如何规划这周的工作？★★★★（考察任务分解、学习效率与时间管理）

95.你的模块在跟其他人的模块进行系统级联调时，出现接口数据丢失现象，你会如何划定责

任界限并协同排查？★★★★★（考察模块集成、边界意识与协同排错能力）

八、逻辑思维、学习能力与职业规划（5道）

96.逻辑智力题：有8个外观完全一样的球，其中1个较重，如果只有一个天平，最少称几次

能保证找出较重的那个球？★★★（考察基础逻辑推理思维）

97.发散性思维：请思考如何仅用基础逻辑门搭建一个电路，用来统计一个8bit输入数据中包

含多少个“1”（PopulationCount）？要求尽量减小延迟。★★★（考察发散性硬件思维与

逻辑搭建能力）

98.如果由于你的某个设计疏漏，导致公司花费千万流片的芯片彻底失败（SiliconBug），

作为当事人你该具备怎样的心态，后续应采取什么处理流程？★★★★（考察抗压能力、

责任心与工程规范素养）

99.请分享一段你在校期间自学某项全新专业技能或工具的经历，你是如何建立学习路径并快

速掌握它的？★★★（考察快速学习能力与自驱力）

100.你对数字IC设计这个岗位未来3-5年的职业规划是什么？你希望自己在哪些技术维度上建

立核心竞争力？★★★★★（考察职业发展目标定位与职业稳定性）

数字IC设计工程师（校招）高频面试题解答

一、个人基本情况与求职动机（10道）

本板块主要考察应届生的自我认知、求职意向以及岗位匹配度，重点关注同学们的

沟通表达能力和长远的职业稳定性。

Q1：请结合你的专业背景和项目经历，进行一个简单的自我介绍。

答题分析：

考察频率：★★★★★

考察点：考察自我表达与总结能力

答题思路：采用“总-分-总”结构，清晰交代教育背景，重点拆解1-2个与岗位高匹配度的硬

件/芯片项目（强调个人负责的具体模块），最后表达强烈的求职意愿与岗位契合度。

避坑点：切忌像背流水账一样念简历，不要报大段无关的课程名称，避免对项目细节含糊

其辞，这会让人觉得缺乏工程实践深度。

参考回答：

面试官您好，我是XX大学微电子专业的应届硕士生，主要研究方向是数字前端设

计。在校期间我系统学习了数字集成电路、体系结构等核心课程，打下了比较扎实

的理论底子。

实践方面，我深度参与过两个比较核心的项目。一个是基于RISC-V的微处理器设

计，我主要负责取指和译码模块的RTL编写，并独立搭建测试平台跑通了功能验

证。为了优化时序，我研究并加入了流水线架构，这让我对代码如何映射到物理硬

件有了直观体会。另一次是一段在芯片公司的实习，我协助团队完成了FIFO模块的

跨时钟域处理，切身体会到了工业界对代码规范、边界条件以及时序余量的严谨要

求。

平时遇到仿真报错，我习惯自己先去抓波形、查手册定位根因，努力培养独立排障

的工程习惯。我一直很明确要在数字芯片领域长远发展，咱们公司在这条产品线上

有着深厚的技术沉淀，我非常渴望能加入团队，跟着前辈们多学多练，快速成长为

一名合格的研发工程师。

Q2：为什么选择从事数字IC设计工程师这个岗位，而不是去互联网或者软件行

业？

答题分析：

考察频率：★★★★★

考察点：考察求职动机与行业意向

答题思路：结合自身专业背景、对硬件底层的热爱以及半导体行业的国家战略发展趋势来

谈。可以强调芯片行业的长周期积累属性和越老越吃香的特点。

避坑点：不要踩一捧一（比如贬低软件行业），也不要只谈薪资待遇，避免给人留下唯利

是图、遇到困难容易跳槽的印象。

参考回答：

关于这个问题，其实我在研究生刚入学的时候就做过认真的思考。我本身是微电子

背景，平时在实验室看着自己写下的一行行硬件描述语言，最终能在FPGA上跑通

并驱动底层的物理器件，那种将逻辑思维转化为实体硬件的成就感是写纯软件代码

很难替代的。我很享受这种从底层架构去构建一个庞大系统的过程。

站在行业的角度看，国内的半导体产业正处在一个迫切需要自主迭代的关键时期。

虽然互联网行业节奏快、早期爆发力强，但我个人性格更倾向于做需要长时间沉淀

和打磨的技术。数字IC设计是一个壁垒比较高、越老越吃香的工种，它需要不断积

累项目流片的经验，这跟我想追求长线技术成长的职业规划是非常契合的。

咱们国家目前也大力支持集成电路的发展，能在这个大浪潮里做一点实打实的硬件

技术，我觉得是一件很有价值的事情，所以我非常坚定地选择了数字芯片这条路。

Q3：简单谈谈你对数字IC前端设计和后端设计的理解，为什么更倾向于做前

端？

答题分析：

考察频率：★★★★★

考察点：考察岗位认知

答题思路：客观区分前、后端的职责边界（前端偏逻辑与功能架构，后端偏物理实现与时

序闭环），结合个人性格特质（喜欢逻辑推演、架构设计）说明倾向前端的原因。

避坑点：不能对后端的职责一无所知，也不要说“前端比后端高级”这类外行话。芯片是一

个整体，要展现出对全流程的基础尊重。

参考回答：

我对数字前端和后端的理解主要是按照逻辑实现和物理实现来划分的。前端设计更

偏向于“造图纸”，把系统需求转化为具体的架构方案，然后再用RTL代码去实现这

些逻辑功能，这期间需要反复进行仿真验证和综合，确保代码在逻辑层面上是完全

正确的。后端设计则更偏向于“盖房子”，他们要把前端综合出来的网表放到实际的

硅片面积上去做布局布线，解决各种复杂的物理规则冲突，确保时序、功耗和物理

验证最终闭环。

我之所以更倾向于做前端，主要和我的思维习惯有关。我平时比较喜欢去推演各种

逻辑关系，在做项目的时候，思考怎么划分状态机、怎么优化流水线架构来提升性

能，这会让我觉得特别有意思。

写RTL代码就像是在搭积木构建一个数字世界，我能在很早期的阶段就看到系统的

雏形。我觉得自己在逻辑抽象和架构思考上比较有耐心，所以觉得前端设计会更适

合我未来的发挥。

Q4：在过去的项目或学习中，你遇到过的最大挫折是什么？你是如何克服的？

答题分析：

考察频率：★★★★★

考察点：考察抗压与解决问题能力

答题思路：挑选一个具体的、有技术含量的技术难点（如某个难以复现的Bug、时序始终

无法收敛等）。描述遇到挫折时的真实心态，以及冷静后采取的系统化排查步骤，突出解

决问题的思路和收获。

避坑点：千万别说“没遇到过挫折”或举一个极其幼稚的语法错误当挫折。也不能把解决问

题的功劳全归结于老师或别人帮写代码，要体现自己的主动性。

参考回答：

在做那个RISC-V微处理器项目的时候，我遇到了一个卡了很久的技术瓶颈。当时整

个系统的代码基本都写完了，但在做顶层联调的时候，数据偶尔会出现乱码。最折

磨人的是它毫无规律，有时候跑几万个周期才出现一次，这让我当时感觉非常受

挫，毫无头绪。

后来我强迫自己冷静下来，意识到瞎猜是没有用的，必须用工程化的手段去排查。

我开始把整个数据通路切分成好几个观察节点，写了专门的脚本在测试平台里去做

自动化比对。跑了一整个通宵后，我终于在波形里抓到了出错的那个瞬间，发现是

因为在一个跨时钟域处理的交界处，我疏忽了对毛刺的过滤，导致后级状态机发生

了误跳转。

找到原因后我赶紧重构了那部分同步逻辑，加入了更严谨的握手协议。这件事对我

触动挺大的，它让我深刻明白在数字设计里，不能存在任何侥幸心理。遇到难题

时，系统化的Debug流程远比瞎着急管用得多。

Q5：你认为自己性格上的最大优点和缺点分别是什么？

答题分析：

考察频率：★★★★

考察点：考察自我认知

答题思路：优点要与岗位需求契合（严谨、耐心、逻辑性强）。缺点要真实但无伤大雅，

且必须附带自己目前正在实施的改正措施（如太抠细节导致进度慢，现已学会全局把

控）。

避坑点：避免说“最大的缺点就是太追求完美”这种虚伪的话；也不要暴露与工程师岗位互

斥的致命缺点，比如粗心大意、情绪容易失控、不愿沟通等。

参考回答：

我觉得我性格上比较明显的优点是做事情比较严谨有耐心。平时在实验室写完一段

逻辑，我一定会反复去检查那些边界条件，把能想到的Cornercase都写进测试用

例里跑一遍。有时候为了查一个波形的异常，我能在电脑前连续坐好几个小时逐个

周期地对数据，这种踏实的态度让我规避了不少低级错误。

如果说到缺点，我发现在做项目的初期，我有时候会过于陷入某个局部的技术细节

里拔不出来。比如为了优化一个不太核心的模块的面积，可能会查大半天的资料，

导致整体的项目进度稍稍落后。

后来带教导师也指出了我这个问题。我现在会有意识地锻炼自己的全局观，在动手

之前先去排定任务的优先级。遇到局部卡壳的情况，我会给自己设一个时间阈值，

如果半天还搞不定，就立刻去请教师兄或者先把主流程跑通，这也是我目前正在积

极调整的工作习惯。

Q6：为什么选择投递我们公司？对我们公司的产品线或行业地位有了解吗？

答题分析：

考察频率：★★★★★

考察点：考察求职动机与公司匹配度

答题思路：面试前必须做功课！提及该公司的核心产品线、市场地位或近期的技术突破。

表达对公司技术氛围的向往，以及平台对自己职业成长的助力。

避坑点：最忌讳海投后对公司一无所知，回答泛泛而谈（比如“贵公司是行业大厂”就没下

文了）。这会让面试官觉得你毫无诚意。

参考回答：

其实在准备秋招的时候，咱们公司一直是我非常向往的平台。我平时比较关注半导

体行业的动态，知道咱们公司在某些特定应用领域的SoC芯片或者主打产品上，市

场占有率非常靠前，而且最近发布的那款新芯片在低功耗指标上做得特别出色，这

说明咱们团队的研发实力是很硬核的。

对我这样一个刚步入社会的应届生来说，平台的技术深度是非常关键的。我了解到

咱们公司内部对新人的培养体系比较完善，有很多经验丰富的老工程师愿意带新

人。我觉得在这样一个有技术沉淀、产品又非常契合市场需求的环境里工作，能够

倒逼我养成正规的芯片设计习惯。

结合我自己在学校里做的一些基础逻辑设计和验证项目，我也非常希望能在这个平

台上把我的理论知识转化成真正能落地的产品，跟着咱们这个优秀的团队一起经历

几次完整的流片周期。

Q7：结合当前半导体行业发展，你对数字IC设计的未来趋势有什么看法？

答题分析：

考察频率：★★★★

考察点：考察行业认知与视野

答题思路：从开源架构（RISC-V）、异构计算（AI加速器）、先进封装（Chiplet）或低

功耗敏捷开发等前沿方向选取1-2点展开，表达自己愿意拥抱新技术的态度。

避坑点：不要不懂装懂堆砌名词，也不要长篇大论发表宏观经济评论。要把行业趋势落脚

到“对数字设计工程师技能要求的变化”上。

参考回答：

结合我平时的阅读和了解，我觉得数字IC设计未来有几个比较明显的演进趋势。一

个是异构计算变得越来越普遍，像AI大模型的发展对算力的要求极其苛刻，传统的

通用处理器已经有点吃力了，所以未来针对特定算法定制的数字加速核或者NPU的

需求会很大，这就要求我们设计人员不仅得懂硬件，还得对上层算法有一定的理

解。

还有一个就是Chiplet芯粒技术的兴起。随着摩尔定律放缓，单片做大芯片的良率和

成本压力太大了。把不同功能的模块拆开，再通过先进封装连在一起，这会是一个

主流解法。这直接会导致我们在做RTL设计时，对高速互联接口以及片间通信协议

的掌握变得更加重要。

另外就是敏捷开发流程的普及，包括开源指令集RISC-V的流行。我觉得作为未来的

工程师，必须保持很强的求知欲，不仅要写好底层的Verilog，还要学会利用各种脚

本和高级工具来提升开发效率，这也是我一直在努力的方向。

Q8：你的专业课成绩排名如何？有没有挂过科？你最擅长的一门专业课是什

么？

答题分析：

考察频率：★★★★

考察点：考察学习态度与理论基础

答题思路：如实回答成绩，强调学习态度端正（无论成绩好坏都不能有挂科的骄傲态

度）。重点讲述擅长的专业课（最好是数电或体系结构），并说明这门课对自己项目的启

发。

避坑点：如果成绩不好，不要甩锅给老师或学校，要强调自己在实践项目上的弥补。切忌

说擅长的课是一门水课，必须挑硬核专业课说。

参考回答：

我的专业课成绩在系里大概排在班级的前20%左右，整个本科和研究生阶段都没有

出现过挂科的情况，在学习态度这块我还是抓得比较紧的。

如果要说我最擅长也是最喜欢的一门专业课，应该是《计算机体系结构》和本科阶

段的《数字逻辑》。当时学体系结构的时候，课本里关于流水线冒险处理、Cache

多级缓存的映射机制，真的让我觉得特别精妙。我不仅认真做了书上的课后题，还

特意去看了很多配套的底层逻辑电路图。

这门课不仅帮我搭建了一个完整的计算机底层框架，也直接反哺了我在后来实验室

的项目。比如在做数据通路设计的时候，脑子里自然而然就会浮现出数据冲突时该

怎么加入旁路逻辑。我觉得把这门硬核课程里的理论摸透，对我现在看复杂的RTL

代码或者芯片数据手册，都有特别大的帮助。

Q9：实习或在校期间，让你感到最有成就感的一件事是什么？

答题分析：

考察频率：★★★★

考察点：考察成就动机

答题思路：描绘一个具体的技术突破瞬间。从遇到困难、主动钻研、最终实现目标并获得

正向反馈的闭环来讲述。展现自己对技术本身的热爱和自驱力。

避坑点：避免谈论与工作岗位毫不相关的成就（如游戏打到王者段位），也不要把大家共

同的努力包装成自己一个人的成就，要体现真实感。

参考回答：

我特别有成就感的一件事，是去年在实验室里第一次把自己写的一个小型处理器跑

在FPGA开发板上的那一刻。在这之前，所有的设计和测试都只停留在电脑屏幕里

的波形图上，感觉比较抽象。

当时为了上板，我碰到了好几个在仿真里根本没暴露出来的时序问题，比如按键的

机械抖动导致状态机乱跑，还有引脚约束没做好导致信号互相干扰。那几天我基本

泡在实验室，一边翻看开发板的原理图，一边用逻辑分析仪去抓板子上的真实信

号，一点点把这些很骨感的工程问题给排查掉。

当最后编译完成，烧录进板子，看到LED灯按照我预设的汇编指令精准地交替闪烁

时，那种实实在在把代码变成物理实体的感觉非常奇妙。这不仅让我深刻体会到了

仿真和实际硬件之间的差距，也极大地激发了我对芯片设计的兴趣，我觉得这对我

来说是一次非常关键的技术开窍。

Q10：目前手里拿到了几个offer？如果在几个offer中抉择，你最看重的因素是

什么？

答题分析：

考察频率：★★★★★

考察点：考察求职稳定性与价值观

答题思路：坦诚说明目前的求职进度（显示自己有市场竞争力），重点阐述选择offer的核

心标准——技术成长空间、导师带教氛围和业务核心度。

避坑点：不要傲慢地炫耀手里offer多，也不要虚伪地说“我不看重薪资”。可以说薪资是基

础考量，但在应届生前三年，更看重成长平台。

参考回答：

目前我确实正在参加几家企业的面试流程，有一家已经到了发意向书的阶段，还有

两家在等终面的结果。不过咱们公司一直是我投递列表里优先级排在最前面的。

如果在几个offer之间做抉择，薪资待遇肯定是一个基础的参考标准，但我最看重的

核心因素，绝对是入职前三年的技术成长平台和团队的带教氛围。作为一名应届

生，我深知自己距离一个成熟的芯片工程师还有很长的路要走。我希望能去到一个

有核心业务支撑的地方，参与到真正有挑战的流片项目中去。

如果一个团队里有愿意倾囊相授的老专家，内部又有规范的设计流程，那对我来说

简直是最好的学校。我希望能在这样的环境里沉下心来，把底子打扎实。这也是我

今天非常希望能争取到咱们公司这个岗位的原因，我觉得这里完全契合我长远的职

业发展预期。

二、数字电路基础理论（20道）

本板块侧重评估应届生对数字电路底层逻辑的掌握程度，考察其是否具备扎实可靠

的半导体基础理论，这是后续承担复杂芯片设计任务的基石。

Q11：什么是建立时间（SetupTime）和保持时间（HoldTime）？

答题分析：

考察频率：★★★★★

考察点：考察时序基础概念

答题思路：结合触发器的物理采样特性，清晰准确地定义这两个时间窗口。用通俗的语言

解释为什么存在这两个时间（为了让内部晶体管状态稳定锁存）。

避坑点：不要死记硬背公式，一定要能够描述出这两个时间在时钟沿前后的相对位置关

系。概念不能有一丝一毫的混淆，这是数端面试的底线。

参考回答：

关于建立时间和保持时间，我是结合底层触发器的物理采样过程来理解的。建立时

间指的是在时钟采样沿到来之前，输入端的数据信号必须保持稳定的那段最短时

间。如果数据在这个时间窗口内发生翻转，触发器内部的交叉耦合逻辑就无法来得

及准备好。

保持时间则是指在时钟采样沿过去之后，输入数据还需要继续维持稳定的最短时间

窗口，主要是为了确保数据能被触发器完整地吃进去并锁存住。

在实际看时序图的时候，这两个时间参数就像是围绕着时钟上升沿画出的一个“安全

保护禁区”。只要数据信号的变化边缘不小心落入了这个禁区，就会引发时序违例，

进而导致输出端出现亚稳态，给后级电路传递不确定的逻辑值。所以在做RTL设计

时，我们需要时刻关注时序报告，确保系统里的每一个寄存器都能在这个安全窗口

内稳定工作。

Q12：如果电路中出现了建立时间违例或保持时间违例，分别应该如何解决？

答题分析：

考察频率：★★★★★

考察点：考察时序违例修复能力

答题思路：分情况讨论。建立时间违例通常是因为组合逻辑太长或频率太快，解决方法围

绕拆分逻辑（流水线）、降频等。保持时间违例通常是数据跑得太快，解决方法是插

Buffer增加延迟。

避坑点：必须分清楚这两者的处理逻辑完全不同，特别要强调保持时间违例与时钟频率无

关，一旦流片失败无法靠降频补救，这点非常关键。

参考回答：

遇到这两种时序违例，处理的思路是完全不同的。如果是建立时间出现了违例，说

明数据跑得太慢了，没赶在时钟沿到来前准备好。作为前端，我一般会去检查那条

关键路径上的组合逻辑是不是太长了，如果是，我会考虑在中间插入寄存器，也就

是做流水线切割来打断延迟；如果逻辑不能动，可能就得跟团队商量适当地降低系

统时钟频率，或者让后端在综合时换用驱动能力更强、速度更快的标准单元。

但如果是保持时间违例，性质就严重得多。它说明数据跑得太快了，时钟沿刚来，

数据就变了。这种情况跟时钟频率是毫无关系的，如果流片后才发现，降频也救不

回来。一般这类问题更多是由后端工具去修复，主要手段就是在数据路径上人为地

插入一些Buffer缓冲器，故意把数据拖慢一点。前端能做的就是要保证代码里别写

出零延迟的组合逻辑环路，配合好后端的时序约束。

Q13：什么是亚稳态？产生亚稳态的根本原因是什么？

答题分析：

考察频率：★★★★★

考察点：考察亚稳态底层原理

答题思路：描述现象（输出处于非0非1的不确定电压，且恢复时间未知）。点明根本原

因（寄存器的建立/保持时间不满足）。指出常见的高发场景（跨时钟域、异步复位）。

避坑点：不要只停留在表面，要解释亚稳态其实是内部晶体管没有完成充放电的过程。

参考回答：

亚稳态是数字电路里一个比较经典的异常状态。正常情况下，触发器的输出要么是

高电平，要么是低电平。但如果发生了亚稳态，它的输出就会卡在一个非0非1的中

间电压值上，并且会在这个状态停留一段不可预测的时间，最后才随机地滑落到0

或者1。

产生这种现象的根本原因，其实就是违背了我们刚才提到的建立时间或者保持时

间。底层的原因是，当数据在时钟沿的采样禁区内发生翻转时，触发器内部的反馈

环路晶体管还没来得及完成完整的充放电，导致内部状态无法迅速决断。

这种问题在单一时钟域里只要时序收敛了就不会出现，但如果在跨时钟域传输数

据，因为两个时钟的相位关系是完全随机的，数据变化就极容易撞上采样禁区，从

而高频率地诱发亚稳态。如果不加以处理，这个中间电压就会像病毒一样向后级电

路传播，导致整个芯片的逻辑彻底跑飞。

Q14：消除或降低亚稳态危害的方法有哪些？

答题分析：

考察频率：★★★★★

考察点：考察亚稳态解决方案

答题思路：开宗明义指出亚稳态只能降低概率，不能完全消除。然后分类列举工程手段：

单bit（两级同步器）、多bit（异步FIFO、握手）、系统级（使用更快的FF）。

避坑点：绝对不能说“可以完全消除亚稳态”，这是外行话。要提到MTBF（平均无故障时

间）这个衡量指标。

参考回答：

首先有一点必须明确，从物理机制上来说，只要存在异步事件，亚稳态是无法被百

分之百彻底消除的，我们所有的设计手段都只是为了无限拉长平均无故障时间，把

亚稳态发生的概率降到工程可以接受的范围内。

在平时的RTL设计中，我主要是根据信号的类型来采取不同的防范措施。如果是单

bit的控制信号跨时钟域，最标准的方法就是打两拍，也就是在目的时钟域加上一个

两级触发器构成的同步器，给亚稳态留出足够的时间去自我恢复到一个稳定电平。

如果是多bit的数据总线要跨时钟域，打两拍就不行了，因为各个bit的延迟不同会导

致数据错乱。这种情况下，我通常会采用异步FIFO来进行数据缓冲，或者引入带状

态机的握手协议。另外，从底层硬件的角度看，换用工艺库里反应速度更快的触发

器，也能有效缩短亚稳态的持续时间，从而降低风险。

Q15：简述同步复位和异步复位的区别，以及它们各自的优缺点。

答题分析：

考察频率：★★★★★

考察点：考察复位设计基础

答题思路：对比触发条件（同步依赖时钟，异步不依赖）。分别列举优点和缺点，同步复

位（防毛刺，但耗面积、依赖时钟），异步复位（快、省面积，但易受毛刺干扰，释放时

有时序问题）。

避坑点：一定要提到异步复位在释放瞬间可能会违背恢复/移除时间，导致亚稳态，这是

引出下一题“异步复位同步释放”的关键铺垫。

参考回答：

同步复位和异步复位最本质的区别在于它们和时钟沿的关系。同步复位是只有在时

钟沿到来的时候，复位信号才会被采样并生效；而异步复位是只要复位信号一拉

平，不管有没有时钟沿，电路立刻全部清零。

同步复位的优点是它是百分百的纯同步电路，能滤除掉复位信号上的短暂毛刺，对

静态时序分析很友好。缺点是它必须依赖时钟，如果遇到时钟停振，系统就没法复

位了，而且综合时通常会消耗多余的逻辑门来搭建复位数据通路。

异步复位的好处就是速度快，一触即发，可以直接连到库文件触发器的专属异步清

零引脚上，比较节省芯片面积。但它的缺点也很致命，首先它对毛刺极其敏感，容

易误动作；其次，当异步复位信号释放的瞬间，如果恰好撞上了时钟有效沿，就会

违背恢复时间和移除时间约束，导致触发器陷入亚稳态。

Q16：什么是异步复位同步释放？为什么要采用这种复位策略？

答题分析：

考察频率：★★★★★

考察点：考察复位可靠性设计

答题思路：解释实现机制（复位立即生效，释放经过同步器打拍）。说明这种策略完美结

合了异步复位的速度/省面积优势，和同步复位的安全性（防止释放时的亚稳态）。

避坑点：不要只停留在文字概念，脑海中要能想象出具体电路（通常把外部复位接在两级

同步器的异步复位端，数据端接Vcc或GND），口语表述要准确。

参考回答：

异步复位同步释放是工业界里非常经典、也是大家用得最普遍的一种复位策略。它

的核心操作是：当外部复位信号到来时，系统依然像传统的异步复位一样，不受时

钟控制，立刻让全系统清零；但是当复位信号撤销准备释放时，这个释放动作必须

经过目的时钟域的同步器打两拍之后，再传递给后级电路。

我们之所以都要采用这种策略，是因为它巧妙地结合了前面说的那两种方式的优

点，同时又规避了它们的缺陷。一方面，它保留了异步复位快速响应、不依赖时钟

以及节省面积的优势；另一方面，在复位释放的关键节点上，它利用同步器强制将

撤销动作对齐到本地时钟沿上。

这样就有效避免了因为复位信号释放太随意，刚好落在恢复时间和移除时间窗口内

而引发亚稳态的问题。在具体的代码实现上，我一般会手写一个两级寄存器的复位

同步模块，把它作为一个标准组件嵌在顶层，专门给各个子模块派发安全的复位信

号。

Q17：摩尔（Moore）状态机和米利（Mealy）状态机有什么本质区别？

答题分析：

考察频率：★★★★★

考察点：考察状态机核心概念

答题思路：直接点出两者的唯一区别：输出信号的依赖条件。Moore依赖当前状态，

Mealy依赖当前状态+当前输入。顺带说明两者在响应速度和毛刺敏感度上的差异。

避坑点：要清楚Mealy状态机的输出可能会把输入端的毛刺直接传递给后级，而Moore相

对隔离，安全性更高。

参考回答：

这两种状态机本质的区别，主要在于决定它们输出值的条件不一样。摩尔状态机的

输出逻辑是完全跟外面的输入信号隔离的，它只看当前处于哪一个状态，状态定

了，输出的值就钉死了。

而米利状态机就比较灵活，它的输出不仅取决于当前的内部状态，还要时刻盯着当

前的外部输入信号。只要输入信号一变，哪怕状态还没切换，输出立刻就会跟着

变。

在实际应用中，这就造成了它们各自的特点。米利状态机的反应速度非常快，它可

以在同一个时钟周期内就对输入做出反馈，所以通常可以用更少的状态数来实现逻

辑。但有个隐患，就是外部输入的毛刺会直接穿透组合逻辑传递到输出端。相反，

摩尔状态机的输出由于只在状态切换时才改变，就相当于把输入毛刺给隔离开了，

时序上更加安全可靠。我自己写项目时，为了稳妥起见，大多数情况下会更偏向于

使用摩尔状态机。

Q18：状态机的常用编码方式（二进制码、格雷码、独热码）各有何特点？分别

适用于什么场景？

答题分析：

考察频率：★★★★★

考察点：考察状态机编码选型

答题思路：分析三种编码的特点。二进制（省寄存器，费逻辑，有毛刺）；格雷码（单比

特翻转，省功耗防毛刺，适合CDC）；独热码（费寄存器，省逻辑，速度快，FPGA优

选）。

避坑点：要特别强调独热码（One-hot）在高速设计和FPGA中的应用，因为FPGA里触发

器资源丰富，组合逻辑较慢，独热码非常契合这一物理特性。

参考回答：

状态机常见的编码方式主要有三种，它们在芯片资源分配和时序表现上各有千秋。

第一种是二进制码，它的特点是用最少的寄存器位宽就能表示很多状态，比较省面

积，但因为状态跳转时经常有多个bit同时翻转，很容易产生中间毛刺，而且解码的

组合逻辑比较深。

第二种是格雷码，它最大的优势就是相邻状态跳转时，永远只有一个bit发生变化。

这不仅极大降低了总线毛刺的概率，翻转率低了功耗也跟着降下来了，所以特别适

合用在需要低功耗或者像异步FIFO读写指针跨时钟域这样的场景。

第三种是我平时写FPGA项目用得最多的独热码。它每个状态只用一个触发器为1来

表示。虽然这看起来很浪费寄存器资源，但它的解码极其简单，不用过复杂的组合

门电路，速度非常快。因为FPGA底层恰恰是触发器资源丰富、组合逻辑布线延迟

大，所以独热码非常契合高速数字设计的需求。

Q19：什么是组合逻辑环路（CombinationalLoop）？为什么在设计中要严格

避免？

答题分析：

考察频率：★★★★★

考察点：考察组合逻辑设计规范

答题思路：定义（输出未经寄存器直接反馈回输入）。说明危害（振荡、逻辑卡死、无法

进行静态时序分析STA）。给出解决方案（插入触发器切断环路）。

避坑点：不要把它和正常的带寄存器的反馈（如计数器）混淆，核心在于“中间没有时序

元件阻挡”。

参考回答：

组合逻辑环路，顾名思义，就是一段没有任何触发器或者锁存器阻拦的纯逻辑门电

路，它的输出端又直接连回了自己的输入端，形成了一个死循环反馈。

在正常的数字IC设计中，这种结构是必须被严格封杀的。首先，因为没有时钟来控

制节奏，这个环路的电平会根据各个逻辑门的固有延迟疯狂振荡，或者直接卡死在

某个未知的电平上，硬件行为完全失控，极其不稳定。

另外，这种结构对后端的时序分析工具来说简直是灾难。静态时序分析工具STA是

依靠时钟沿之间的路径来计算延迟的，遇到这种没有尽头的死循环路径，工具会直

接报错，导致时序收敛无法推进。所以每次写完代码跑Lint检查的时候，如果发现

报了组合环路的警告，我都会立刻去检查是不是不小心把assign语句或者always块

里的信号自己赋给了自己，必须马上打断插一拍寄存器。

Q20：什么是竞争与冒险现象？如何从设计上消除它？

答题分析：

考察频率：★★★★★

考察点：考察电路稳定性分析

答题思路：解释原理（多路径延迟不同导致到达汇聚点的时间有先后，产生短暂错误脉

冲）。列举消除方法（卡诺图加冗余项、滤波电容，最根本的是采用全同步设计）。

避坑点：强调在现代数字IC中，不会再去用卡诺图加冗余门那种古老的模拟手法了，全同

步设计（打拍）才是工业界唯一的正道。

参考回答：

竞争与冒险是组合逻辑电路里由于物理延迟不一致产生的一种现象。一个输入信号

如果要通过好几条不同的逻辑路径传输，因为走线长短和经过的门电路数量不同，

到达最终汇聚点的时间就会有先有后。这种到达时间上的“竞争”，就会在输出端引

起极短的错误脉冲，也就是所谓的毛刺或者冒险。

以前在学模电数电的时候，书上教过可以通过画卡诺图去增加冗余的逻辑项，或者

在输出端接个小电容来把毛刺滤除掉。但结合我这段时间的实践经验，在现代千万

级门数量的数字IC设计里，这些方法完全不现实。

真正彻底消除它危害的降维办法，就是坚持全同步时序设计。因为时序逻辑根本不

在乎你组合逻辑中间怎么翻转、冒多少毛刺，触发器只认时钟沿到来的那一瞬间。

只要我保证组合逻辑的延迟不超过时钟周期，等时钟沿一打拍，干净稳定的电平自

然就被截取下来了，毛刺就被完美屏蔽了。

Q21：锁存器（Latch）和触发器（Flip-Flop）的区别是什么？

答题分析：

考察频率：★★★★★

考察点：考察基础元器件认知

答题思路：核心区别在于采样方式：电平敏感vs边沿敏感。分析Latch在透明期的穿透

性，以及FF在特定时刻采样的封闭性。

避坑点：不要简单只答“一个电平触发一个边沿触发”，要延伸到它们在数字综合工具里的

待遇，体现工程认知。

参考回答：

锁存器和触发器虽然都是用来存储数据的记忆元件，但它们对数据的控制方式有着

本质的区别。锁存器是电平敏感的，就像一扇自动门，只要使能信号处于高电平，

这扇门就一直开着，输入端的数据有什么变化，立刻就会穿透到输出端，这个过程

我们叫它“透明期”。只有当使能信号拉低时，它才把最后一刻的数据锁住。

而触发器则是边沿敏感的，它更像是一台带快门相机的安检机，平时门是关死的，

它只在时钟信号发生跳变（比如上升沿）的那极其短暂的一瞬间，咔嚓一下把输入

端的数据抓拍下来存进去，其他时间不管输入怎么变，它都无动于衷。

正因为这种区别，触发器在每个周期有明确的时间边界，非常受静态时序分析工具

的欢迎。而锁存器那段难以捉摸的透明期，会让时序路径变得异常复杂，所以我们

在正常的RTL同步设计中，基本都使用触发器，严格杜绝意外产生锁存器。

Q22：为什么在RTL设计中要尽量避免产生Latch？在什么情况下会意外生成

Latch？

答题分析：

考察频率：★★★★★

考察点：考察代码规范与时序分析

答题思路：重申Latch带来的危害（时序分析复杂、毛刺传递、不利于DFT）。指出编码

中意外产生Latch的经典错位（组合逻辑always块中if/case分支没写全）。

避坑点：一定要说明是在“组合逻辑”里才会意外生成Latch，如果是时序逻辑（带posedge

clk的always块），分支没写全综合出来的是正常的触发器使能端，千万别搞混。

参考回答：

在我们的代码规范里之所以把意外的Latch当成大忌，主要是因为它会给后端的流

程带来灾难。Latch是电平触发的，当它处于导通状态时，前级的任何毛刺都会毫

无保留地传递给后级，这会让整个系统的稳定性大打折扣。更要命的是，它借用了

时间，导致传统的静态时序分析工具很难去界定一条路径的起点和终点，时序约束

变得非常困难，同时它也不利于芯片后期插扫描链做DFT测试。

在我们写RTL代码时，意外生成Latch通常是由于组合逻辑编码不严谨造成的。最经

典的情况就是在写纯组合逻辑的always块时，用到了if语句但漏写了else分支，或

者写case语句时没有把所有可能的状态穷举完，也忘了加default兜底选项。

综合工具在推断时，发现有的条件下你没规定输出该是多少，它为了保持逻辑的连

贯性，就会默认“保持原值”，于是就在底层偷偷给你综合出了一个Latch。所以我平

时写完组合逻辑，一定会仔细回查分支是不是完全闭合的。

Q23：请画出或描述CMOS反相器的基本结构，并说明其工作原理。

答题分析：

考察频率：★★★★

考察点：考察晶体管级基础理论

答题思路：用语言清晰描述PMOS在上、NMOS在下，栅极相连做输入，漏极相连做输出

的结构。说明输入高、低电平时两个管子的开关状态及输出结果。

避坑点：不要把PMOS和NMOS的位置搞反，要明确PMOS负责拉高（接VDD），NMOS

负责拉低（接GND），这是半导体基础。

参考回答：

CMOS反相器是整个数字电路里最基础的底层构建块。从结构上看，它非常简洁，

主要由上面一个PMOS管和下面一个NMOS管串联组成。上面的PMOS管源极接在

电源VDD上，下面的NMOS管源极接在接地端GND上。然后把这两个管子的栅极连

接在一起作为整个反相器的输入端，把它们两个的漏极连接在一起作为输出端。

它的工作原理就像两把互相制约的开关。当我们在输入端给一个高电平时，下面的

NMOS管导通，而上面的PMOS管截止，这时候输出端就被NMOS管直接拉倒了地

上，输出低电平。

反过来，当我们输入一个低电平时，下面的NMOS管关断，上面的PMOS管导通，

输出端就会通过PMOS管连接到电源上，输出高电平。因为在稳态下，始终有一个

管子是关断的，不会形成从电源直通地线的回路，所以CMOS反相器的静态功耗非

常极低，这也是它能主导现代数字芯片的核心原因。

Q24：什么是扇入（Fan-in）和扇出（Fan-out）？扇出过大对电路时序会有什

么影响？

答题分析：

考察频率：★★★★★

考察点：考察电路驱动能力与延迟

答题思路：定义扇入（输入端个数）、扇出（输出端带载个数）。分析扇出过大的后果：

负载电容增加，充放电变慢，信号翻转时间变长，导致时序变差。提出解决策略（复制寄

存器、插Buffer）。

避坑点：回答时要有一定的物理画面感，提到“电容充放电时间常数（RC延迟）”，会让

回答看起来更有专业深度。

参考回答：

从概念上来说，扇入指的是一个逻辑门能够允许接收的输入信号的最大数量，而扇

出则是指一个逻辑门的输出端，在不影响正常工作时序的前提下，最多能够驱动多

少个下一级逻辑门的输入端。

在实际的芯片设计里，我们特别害怕遇到扇出过大的情况，比如一个复位信号或者

全局使能信号同时连着上万个寄存器。从物理层面看，每一个后级逻辑门的输入端

都有微小的等效寄生电容，带的负载越多，总电容就越大。

这就导致前级驱动门在拉高或拉低信号时，给这个大电容充放电的时间被大大拉长

了，也就是RC延迟变大。反映在波形上，就是信号原本应该笔挺的上升沿和下降沿

变得非常平缓，过渡时间变长。这不仅会增加动态功耗，还极容易导致下游的寄存

器建立时间不满足，引发时序违例。所以在遇到高扇出节点时，我一般会在RTL层

面采用寄存器复制技术，或者让综合工具去自动插入Buffer树来增强驱动能力。

Q25：简述卡诺图化简的原理与基本步骤。

答题分析：

考察频率：★★★★

考察点：考察逻辑化简基础

答题思路：说明其原理（利用格雷码相邻特性，合并只差一个变量的逻辑项消除冗余）。

简述步骤（画格子、填真值、圈1、写表达式）。

避坑点：校招容易考这种书本知识，回答重点不在于你会不会算具体题目，而是你明不明

白综合工具做逻辑优化的数学底层逻辑。

参考回答：

卡诺图化简是我们在数字逻辑课上学过的非常经典的一种布尔代数图形化处理方

法。它的核心原理其实是利用了格雷码的相邻特性，确保在画出的方格图中，任何

两个相邻的格子所代表的逻辑变量组合，只有其中一个变量是不同的，其他变量完

全一样。这样当我们把相邻的逻辑“1”圈在一起时，就可以利用布尔代数的互补律，

把那个唯一不同的冗余变量直接消掉。

它一般的步骤是这样：首先根据输入变量的个数，画出对应数量格子的卡诺图；然

后把真值表或者逻辑表达式里结果为“1”的项填进对应的格子里；接下来就是最关键

的圈“1”，我们要尽可能去圈包含2的整数次幂个相邻的“1”，比如2个、4个或者8

个，圈得越大，消去的变量就越多。

最后把所有圈出来的化简项用逻辑“或”连起来，就得到了最简的表达式。虽然现在

复杂的RTL代码都是靠EDA工具去做底层优化，但理解卡诺图的原理，能帮我在写

组合逻辑时潜意识地去避开那些臃肿冗杂的废话代码。

Q26：多路选择器（MUX）和交叉开关（Crossbar）的作用与实现方式有什么

区别？

答题分析：

考察频率：★★★★

考察点：考察基础逻辑器件应用

答题思路：对比两者的功能特性（多选一vs多对多）。解释底层实现的差异，MUX依靠

基础门电路，而Crossbar由MUX阵列组成。点明应用场景的规模差异。

避坑点：避免用纯软件的眼光看硬件，要点出Crossbar在SoC总线或NoC架构中的实际

应用，体现工程视野。

参考回答：

多路选择器和交叉开关虽然都是做数据路径路由的硬件模块，但它们的应用场景和

底层规模差别很大。我们可以把它们理解为单行道汇聚和大型立交桥网络的区别。

多路选择器也就是MUX，核心功能是多选一。根据选择控制端的状态，从多条输入

线里挑出一条连到单线输出端。底层实现上，它通常由基本的与门、或门逻辑组合

而成，或者在物理层用传输门搭建。我们平时写代码用的分支判断语句，综合出来

往往就是MUX。

交叉开关则复杂很多，主要用于多对多的全互联。比如一个多端口的Crossbar，能

让多个输入端和输出端同时进行独立的并行数据传输，只要目标端口不冲突就不会

发生阻塞。

在具体实现上，它通常是由庞大的MUX矩阵拼接而成的，每个输出端口前都会挂载

对应的MUX来挑选输入源。因为它消耗的面积资源非常可观，所以一般只应用在系

统级总线的互连矩阵或者片上网络架构里，专门用来解决各个大核心模块之间的高

带宽并发通信需求。

Q27：如何仅使用2选1多路选择器（MUX）实现一个异或门（XOR）？

答题分析：

考察频率：★★★★

考察点：考察逻辑门级转换能力

答题思路：拆解异或门的布尔逻辑表达式（A异或B等于A非B加AB非）。将公式与2选

1MUX的表达式（选通端S，数据端D0、D1）进行对应替换推导。

避坑点：不要死记结果，要口述出推导的逻辑过程，展示清晰的数理思维。

参考回答：

用多路选择器来搭建异或门，这是一个非常经典的逻辑等效代换问题。思路主要从

它们两者的布尔代数表达式入手去寻找对应关系。

我们都知道，标准的两个输入端A和B组成的异或门，它的逻辑表达式是：当A为

0、B为1，或者A为1、B为0的时候，输出才为1。也就是“A非与B”加上“A与B非”。

而一个2选1多路选择器的行为逻辑是：当选择控制端S为0时，输出通道D0的数

据；当S为1时，输出通道D1的数据。

我们把这两个表达式做个对照映射。我们可以把输入信号A接到MUX的选择控制端

S上。当A为0的时候，MUX会输出D0通道的值，根据异或逻辑，这时候我们需要

输出B，所以就把信号B连到D0引脚上。

同样地，当A为1的时候，MUX会输出D1通道的值，根据异或逻辑这时候我们需要

输出B的反相信号。因此，只要我们在D1引脚上接入B的反相器，整个电路就完美

实现了一个异或门的功能。这种逻辑复用技巧在底层的标准单元库设计里非常实

用。

Q28：什么是毛刺（Glitch）？为什么时序逻辑电路通常对毛刺不敏感？

答题分析：

考察频率：★★★★★

考察点：考察信号完整性认知

答题思路：解释毛刺产生的物理原因（组合逻辑路径延迟不一）。结合触发器的采样特

性，说明为何时钟边沿能够天然屏蔽未落在采样窗口内的毛刺。

避坑点：需要补充说明“如果不小心把带毛刺的信号接到了异步复位或时钟端，依然会导

致灾难”，体现思维的严密性。

参考回答：

在真实的物理电路里，各个逻辑门的布线长度和内部晶体管的翻转速度是不一样

的。这就导致几个并行传播的信号，到达后级组合逻辑汇聚点的时间有早有晚。这

种短暂的时间差，会引起输出端出现预期之外的、极短的电压脉动，这就是我们常

说的毛刺。

只要是组合逻辑，毛刺就几乎无法避免。但幸运的是，现代数字芯片主要依靠全同

步的时序逻辑来工作，它对这些毛刺天然有着很好的免疫力。这是因为时序逻辑核

心元件是触发器，它是边沿敏感的。

触发器就像是一台严格按设定时间拍照的相机，它只在时钟上升沿到来的那一瞬间

去抓取输入端的数据。只要我们通过时序分析，保证前级组合逻辑产生的那些杂乱

毛刺，能在时钟沿到来之前彻底平息，变成稳定的电平，触发器就不会捕捉到任何

错误信号。不过需要特别警惕的是，这种免疫力仅限数据端，如果毛刺混入了异步

复位引脚或者时钟树网络，还是会直接导致系统崩溃的。

Q29：什么是线与逻辑？什么是开漏（OpenDrain）输出？

答题分析：

考察频率：★★★★

考察点：考察接口电路基础

答题思路：解释开漏结构的硬件组成（去掉了上拉管，只能拉低）。解释线与逻辑的现象

（多输出并联，一低全低）。点明其在I2C等总线协议中的实际应用。

避坑点：别忘了提到开漏输出必须外接上拉电阻才能输出高电平，这是硬件常识。

参考回答：

开漏输出是我们做接口设计时经常碰到的一种特殊电路结构。普通的CMOS推挽输

出既有上拉管也有下拉管，能主动输出高低电平。而开漏输出则是把上面的PMOS

管给去掉了，漏极处于悬空状态。这意味着它自己只能主动把信号拉低到地，完全

没有能力主动输出高电平。想要输出高电平，必须在外面接一个上拉电阻连接到电

源。

这种看似残缺的结构，其实是为了实现一种非常重要的功能，也就是线与逻辑。在

总线通信里，我们经常需要把好几个设备的输出端绑在一根物理线上。如果是普通

的推挽输出，一个输出高、一个输出低，直接就短路烧毁了。

但如果大家都换成开漏结构，并联在一起配合外接上拉电阻，就能和平共处。只要

挂在总线上的所有设备都不拉低信号，总线就是高电平；但凡其中有任何一个设备

把端口拉低，整根总线立马变成低电平。这种“一低全低”的天然逻辑关系，就是线

与逻辑，我们在写I2C这类多主设备总线协议时，经常会用到这个硬件特性。

Q30：触发器的功耗主要分为哪几部分？动态功耗和静态功耗分别由什么决定？

答题分析：

考察频率：★★★★

考察点：考察功耗基础概念

答题思路：分类概述（动态功耗、静态功耗）。解释动态功耗的成因（充放电、短路电

流）及关键参数（频率、翻转率）。解释静态功耗的成因（漏电流）及影响因素。

避坑点：要体现出工程师视角，指出动态功耗可以通过RTL层面的门控时钟等方法优化，

而静态功耗更多依靠工艺厂和后端的多阈值电压去控制。

参考回答：

我们在评估芯片功耗时，一般会把一个触发器的总功耗拆解为动态功耗和静态功耗

两大部分来进行针对性优化。

动态功耗主要发生在触发器状态发生翻转的时候。只要时钟在跳动、数据在变化，

内部的寄生电容就会不停地进行充放电，同时晶体管切换瞬间也会产生短路电流。

这部分功耗跟系统的工作电压、时钟频率，以及信号数据发生变化的翻转率是直接

正相关的。我们在前端做设计时，采用门控时钟或者减少无效的数据翻转，主要针

对的就是压降这一部分动态功耗。

而静态功耗则是只要给触发器通上电，哪怕时钟完全停止、数据一点不变，它依然

会持续消耗的能量。这主要来源于晶体管无法做到完美绝缘而产生的漏电流。静态

功耗的大小更多是由芯片制造的工艺节点、环境温度以及晶体管的阈值电压来决定

的。随着现在工艺尺寸做得越来越小，漏电问题日益严重，静态功耗在整体功耗评

估里的占比也变得越来越不容忽视。

三、Verilog语法与RTL设计规范（15道）

本板块主要考察应届生对Verilog硬件描述语言的底层理解与RTL编码规范，重点关

注代码与实际物理硬件映射的工程思维，避免“把硬件当软件写”的思维误区。

Q31：阻塞赋值（=）和非阻塞赋值（<=）的区别是什么？在什么场景下分别使

用？

答题分析：

考察频率：★★★★★

考察点：考察Verilog核心语法规则

答题思路：点明执行顺序差异（阻塞是串行立即生效，非阻塞是并行统一生效）。严格规

范使用场景（组合逻辑用阻塞，时序逻辑用非阻塞）。

避坑点：不可含糊其辞，如果混用或用错，会导致严重的仿真与综合不匹配问题，这是数

字IC面试的必考红线。

参考回答：

这是我们写RTL代码时必须要牢记的最基础的语法铁律。阻塞赋值，也就是等号，

它的执行逻辑就跟C语言一样是串行的。在同一个always块里面，它会强制要求当

前的赋值动作立刻完成，才会允许执行下一行代码，有明显的先后顺序。

而非阻塞赋值则不同，它的符号是一个小于等于号。在同一个时钟边沿触发的

always块中，遇到非阻塞赋值时，工具会先把等号右边的所有表达式全部计算好暂

存起来。等这个always块里的所有语句都扫描完毕后，再在当前这个时间步的末

尾，把暂存的值统一并行赋给左边的变量。

基于这种底层机制，工业界有一套非常严格的使用规范。在描述没有时钟控制的组

合逻辑时，我们统一使用阻塞赋值，这样能准确模拟出逻辑门信号串联传递的物理

延迟。而在描述依赖时钟边沿触发的时序逻辑，也就是生成触发器时，我们必须使

用非阻塞赋值。只有这样，才能真实地反映出所有触发器在同一个时钟沿到来时，

并行采样、同步更新的硬件行为。

Q32：assign语句（连续赋值）和always语句在硬件建模中有什么区别？

答题分析：

考察频率：★★★★★

考察点：考察硬件建模思维

答题思路：对比数据类型约束（assign必须接wire，always左侧必须是reg）。对比适用

范围（assign仅限纯组合逻辑，always可涵盖组合与时序）。

避坑点：一定要澄清一个常见误区，always内部使用的reg类型并不等同于物理上的寄存

器，只有当时钟边沿触发时它才是，否则依然是普通的导线或组合门。

参考回答：

这两种语句是我们构建硬件模型最常用的手段，但它们的定位和约束条件是有明显

差别的。最直观的区别体现在数据类型上。assign语句对应的目标变量必须是被声

明为wire类型的线网变量，它模拟的是两点之间物理导线的直接连接；而always语

句内部被赋值的目标变量，无论实际上综合出什么电路，语法上都必须声明为reg类

型。

在功能覆盖范围上，assign语句相对单一，它只能用来描述纯粹的组合逻辑。不管

把它写在哪里，只要等号右边的信号发生变化，它就像物理导线一样立刻传递到左

边。

而always语句的功能就强大得多，它是一个可以设置敏感条件的独立进程。我们既

可以把敏感列表写成星号，用它来构建复杂的组合逻辑网络；也可以把敏感列表写

成时钟的上升沿，用来例化时序逻辑里的触发器元件。在我们真实的芯片代码里，

如果只是简单的逻辑拼接，我倾向于用assign，这样看起来清爽；遇到带优先级的

复杂分支时，用always结构会更有层次感。

Q33：组合逻辑的always块中，如果敏感列表写得不全，综合后和仿真时会发

生什么不同的结果？

答题分析：

考察频率：★★★★★

考察点：考察综合与仿真的差异认知

答题思路：剖析仿真器的行为（由于缺失触发条件，输入变了输出也不更新，表现出锁存

器特性）。剖析综合工具的行为（无视敏感列表，直接推断全套组合逻辑）。指出这会带

来致命的仿真与综合不匹配。

避坑点：千万不要以为仿真没报错代码就没问题，必须强调使用always@(*)来规避此

类人为失误。

参考回答：

这是一个非常经典的会导致仿真和综合结果脱节的工程隐患。在跑RTL仿真的时

候，仿真软件是严格按照语法规则办事的。它会死死盯着你写在括号里的敏感列

表。如果有某个输入信号你漏写了，那当这个漏网信号发生变化时，这个always块

根本就不会被唤醒触发。这就会导致仿真波形里的输出信号停留在上一个状态，表

现出类似锁存器的记忆特性。

但是，后端的逻辑综合工具要聪明或者说“固执”得多。它在解析纯组合逻辑代码

时，通常会直接无视你写的敏感列表，而是去分析块里面的具体逻辑关系，把所有

相关的输入信号自动拉过来，强行综合成一个完整的组合逻辑门电路。

这么一来，麻烦就大了。你看着仿真波形觉得逻辑没问题，但综合出来的实际物理

电路却完全不是那么回事。这种前后端行为的不一致是芯片设计里的灾难。为了彻

底根除这种人为疏忽，我们在编写组合逻辑的always块时，现在通用的代码规范就

是直接写星号，让工具自动推断所有的敏感信号。