半导体器件物理 课件 第4章 MOSFET基本结构和特性

半导体器件物理第四章MOSFET基本结构和特性4.1MOS结构的C-V特性4.2MOSFET结构及工作原理4.3MOSFET的阈值电压4.4MOSFET的电流-电压模型4.5MOSFET交流/动态模型与模型参数4.6MOSFET的击穿特性4.7CMOS结构4.1MOS结构的C-V特性4.1.1理想MOS电容能带图及特性4.1.2C-V曲线的测量及频率相关性4.1.3平带电压—功函数差的影响4.1.4平带电压—氧化层和界面电荷的影响4.1.5实际MOS电容的C-V特性4.1.6MOS电容的应用要点：4.1MOS结构的C-V特性本节首先讨论理想MOS结构的C-V特性，然后讨论影响C-V特性的实际因素——功函数差和氧化层电荷，从而引入平带电压的概念，最后，介绍C-V曲线的测量及其在MOS集成电路中的主要应用。理想MOS结构半导体表面状态和电容随外加电压和测试频率的变化平带电压概念：功函数差和氧化层电荷对C-V特性的影响C-V曲线的测量及其在MOS集成电路中的主要应用4.1.1

理想MOS电容能带图及特性理想MOS电容器包括如下几点假设:1)金属和半导体之间无功函数差；2)氧化层中无任何电荷；3)氧化层与半导体的界面不存在界面态；4)氧化层中无电流流动。4.1MOS结构的C-V特性平带积累耗尽反型a)无外加电压时，半导体表面能级处于平直状态;b)VG<0,表面能带向上弯曲,半导体表面处于多子(空穴)积累状态c)VG>0,表面能带向下弯曲,形成表面多子耗尽区;d)VG>>0,表面势

s

2

FP(费米势)，表面处于电子强反型4.1.1

理想MOS电容能带图及特性4.1MOS结构的C-V特性费米势：表示半导体内部本征能级Ei

与费米能级EF

之差。(P衬)(N衬)表面电子浓度：表面空穴浓度：p型半导体表面势及表面耗尽层宽度示意图;强反型时，p型半导体的能带图耗尽层宽度：最大耗尽层宽度：4.1.1

理想MOS电容能带图及特性4.1MOS结构的C-V特性电荷分布：积累耗尽反型4.1.1

理想MOS电容能带图及特性4.1MOS结构的C-V特性N型衬底MOS电容能带图：4.1.1

理想MOS电容能带图及特性4.1MOS结构的C-V特性C-V曲线测量是在直流偏置上叠加一交流小信号（≤20mV）进行。等效电路及C-V曲线(积累)(耗尽及弱反型)(高频：强反型)(低频：强反型)MOS电容值：4.1.2

C-V曲线的测量及频率相关性4.1MOS结构的C-V特性对于金属-氧化物-半导体三种材料接触在一起的MOS结构，它们的功函数差仅由金属和半导体决定。Al-SiO2-p-Si接触前(a)后(b)以及(c)加平带电压时的能带图功函数差：(q

为电子亲和能)n+多晶硅栅(令EF=EC)：p+多晶硅栅(令EF=EV)：4.1.3平带电压—功函数差的影响4.1MOS结构的C-V特性不同栅电极材料的功函数差与衬底浓度的关系4.1.3平带电压—功函数差的影响4.1MOS结构的C-V特性Qit：处于SiO2-Si界面处，其能级位于Si禁带中的陷阱通过俘获或发射电子（或空穴）引起的电荷Qf：位于SiO2-Si界面附近~2.5nm范围内不可动的薄层电荷Qot

常随着SiO2

的缺陷产生，俘获电子(空穴)显负(正)电荷Qm:在高温(>100℃)或强电场(~1MV/cm)下,可在氧化层内移动Si-SiO2系统中的电荷分布4.1.4平带电压—氧化层和界面电荷的影响4.1MOS结构的C-V特性平带电压:恢复半导体表面能带到平直状态所需加的栅电压即为平带电压VFB。在界面处(x0=d):对于任意分布于氧化层中的体电荷密度ρot(x)和可动离子电荷密度ρm(x):则:(Qit = - 2qDitϕFP)

考虑功函数差:(Qox = Qf+Qm+Qot)

4.1.4平带电压—氧化层和界面电荷的影响4.1MOS结构的C-V特性氧化物电荷对C-V曲线的影响：(Vt=kT/q为热电压)(非本征德拜长度)平带电容：4.1.5实际MOS电容的C-V特性4.1MOS结构的C-V特性界面陷阱电荷对C-V曲线的影响：界面态在禁带中的分布表面处于(a)积累、(b)本征和(c)反型时的界面电荷界面态电荷对C-V曲线的影响各种因素对C-V

曲线的综合影响。(

a)理想C-V曲线，（b）实际C-V曲线

4.1.5实际MOS电容的C-V特性4.1MOS结构的C-V特性通过测量C-V曲线：可以确定栅氧化层厚度（tox）可确定Si衬底中的掺杂浓度及其分布通过测量高/低频C-V曲线，可以较准确地提取出Si/SiO2

的界面态密度（Dit）由C-V曲线的漂移可以提取出氧化层中等效电荷面密度(

Qox)，从而计算出平带电压(VFB)测量MOS瞬态电容随时间t的响应曲线(C-t曲线)，可得到产生-复合寿命τ和表面产生-复合速率等4.1.6MOS电容的应用4.1MOS结构的C-V特性4.2MOSFET结构及工作原理4.2.1MOSFET基本结构4.2.2MOSFET基本类型4.2.3MOSFET基本工作原理4.2.4MOSFET特性曲线要点：4.2MOSFET结构及工作原理本节主要介绍MOSFET的基本结构、基本类型及工作原理，并对其输出和转移特性曲线进行描述。了解MOSFET的基本结构和类型理解并掌握MOSFET的工作原理了解MOSFET的输出和转移特性曲线(a)nMOSFET结构示意图和(b)电路符号MOSFET的几种平面图形结构：(a)圆形，(b)条形，(c)梳状4.2MOSFET结构及工作原理4.2.1MOSFET基本结构MOSFET的四种基本类型4.2MOSFET结构及工作原理4.2.2MOSFET基本类型增强型nMOSFET直流偏置条件：(a)VGS<Vth;(b)VGS>Vth。Vth为阈值电压。不同栅压下，输出电流随VDS的变化(VDS很小)当VGS<Vth时，两个背对背连接的pn结，加上VDS，总有一个pn结反偏，只有很小的反向电流；当VGS>Vth时，形成电子反型沟道，加上VDS，电子从源流到漏，形成从漏到源的输出电流ID;;沟道电导可以通过改变VGS来调制(场效应)：对于一定的VDS，VGS越高，沟道越厚，反型电子越多，输出电流越大。MOSFET的工作是基于半导体的表面场效应原理，实质上相当于由外电压控制的特殊电阻。4.2MOSFET结构及工作原理4.2.3MOSFET基本工作原理nMOSFET转移特性曲线：(a)增强型,(b)耗尽型对于EMOSFET，VGS<Vth时，ID=0；只有当VGS>Vth时，才有ID>0。对于DMOSFET，VGS=0时沟道存在，加VDS

就有漏极电流ID输出，若VGS

>0，则沟道厚度增加，反型电子增多，ID进一步增加，只有当VGS为负时，沟道厚度减薄，反型电子数减少，输出电流减小，当VGS=VGS(off)时，沟道夹断，使ID=0，对应的栅-源电压称为栅源截止电压或夹断电压，以VGS(off)表示，亦即器件的阈值电压Vth。转移特性反映了栅电压对输出电流的控制能力，或者说器件对电流的放大能力。转移特性4.2MOSFET结构及工作原理4.2.4MOSFET特性曲线增强型nMOSFET输出特性曲线非饱和区(I区):VDS

很小，沟道厚度从源到漏几乎相同，沟道可等效为一恒定电阻，ID

随VDS线性增加，此为线性区

进入饱和区(虚线轨迹所示):随着VDS

增加，漏端反型层厚度不断减薄，直至VGS-VDS=Vth时，y=L处反型层厚度变为零，此为沟道夹断

饱和区(II区):

VDS>VDS(sat)，夹断点P向源端移动，P点电压维持VDS(sat)不变，ID(sat)恒定不变截止区(III区):VGS<Vth，ID很小，主要是pn结的反向漏电流雪崩区(IV区):VDS

BVDS，漏-衬pn结发生雪崩击穿(此处为栅调制击穿)，使ID急剧上升

随VGS

增加(VGS

Vth)，反型电子增多，沟道电阻减小，非饱和区ID

随VDS

增加的斜率变大，且ID(sat)相应增加。VGS为不同值，即可得到一簇ID-VDS

曲线

输出特性4.3MOSFET的阈值电压4.3.1阈值电压的定义4.3.2理想MOSFET的阈值电压4.3.3实际MOSFET的阈值电压4.3.4影响阈值电压的因素4.3.5阈值电压的调制4.3.6阈值电压的温度关系4.3.7阈值电压的测量要点：4.3

MOSFET的阈值电压推导出MOSFET的阈值电压方程理解影响MOSFET阈值电压的因素了解MOSFET的调阈掺杂工艺本节将详细讨论MOSFET的阈值电压模型，首先推导出理想MOSFET的阈值电压，然后推导出实际MOSFET的阈值电压方程，并讨论影响阈值电压的因素，最后介绍调阈掺杂工艺。使半导体表面出现强反型，器件开始导通时的栅源电压即为MOSFET的阈值电压。1)忽略栅电极材料与半导体衬底之间的功函数差；2)忽略氧化层中各种电荷以及界面陷阱电荷的影响；3)强反型时，耗尽区宽度达最大，耗尽区电荷也达到最大

4)刚达到强反型时，反型层极薄，反型电子电荷Qn<<QBM，则栅极电荷可表示为4.3MOSFET的阈值电压4.3.1阈值电压的定义4.3.2理想MOSFET的阈值电压实际MOSFET的阈值电压等于理想MOSFET的阈值电压Vth0

加上平带电压VFB：(NMOSFET)(PMOSFET)4.3MOSFET的阈值电压4.3.3实际MOSFET的阈值电压(NMOSFET)(PMOSFET)衬底偏压对阈值电压的影响4.3MOSFET的阈值电压4.3.4影响阈值电压的因素1.

衬底偏压的影响随VDS增加，耗尽层宽度和电荷增加，从而使阈值电压增加因Cox=

0

ox/tox，故减薄氧化层厚度tox或增加介电常数

ox可增加Cox费米势、功函数差和耗尽层电荷都反映了衬底掺杂浓度对阈值电压的影响，其中以QBM的影响最大。半导体功函数与杂质浓度的关系

2.漏源电压VDS的影响

3.氧化层电容的影响

4．衬底掺杂浓度的影响4.3MOSFET的阈值电压4.3.4影响阈值电压的因素

阈值电压与Qox及NA、ND的关系：(a)NMOSFET；(b)PMOSFET当Qox/q达到1012cm-2时，要制造增强型nMOSFET很难。当NA<1015cm-3时，Vth不随NA而变，主要由Qox决定；当NA

1015cm-3时，Vth才随NA的增加而变大；只有在Qox/q<1011cm-2、且NA>1015cm-3时，Vth才为正；要获得增强型NMOSFET的关键在于严格控制并降低表面电荷密度(主要是Qit和Qf)，同时适当提高衬底掺杂浓度NAPMOSFET有类似的变化规律对于结构已定的器件，主要通过调整NA,D和tox来控制阈值电压，当tox一定时，调整NA,D则是主要措施。

5．氧化层电荷的影响4.3MOSFET的阈值电压4.3.4影响阈值电压的因素采用离子注入方法向沟道区域注入一定量的杂质离子，通过控制注入剂量和注入深度来调整沟道区的杂质分布，从而达到调整阈值电压之目的，称为调阈掺杂。离子注入的杂质分布可作δ函数近似或阶跃函数近似。

函数近似阶梯函数近似若注入深度xI>xm，则Vth决定于注入杂质浓度NS若xI<xm，利用泊松方程可得到最大耗尽区宽度为:阈值电压随衬底掺杂浓度的变化4.3MOSFET的阈值电压4.3.5阈值电压的调制由于VFB和

F均与温度有关，因此Vth与温度的关系主要取决于VFB(决定于功函数差

ms)和

F与温度的关系。{ni=3.1

1016T3/2exp[

1.206/(2kT)]}(n+多晶硅栅p型衬底)(n+多晶硅栅n型衬底)MOSFET阈值电压的温度系数与下列参数有关：衬底掺杂浓度NBC：NBC越大，

F越高，温度系数越大。在低温，

F增加，An进一步减小，衬底的敏感性降低；栅氧化层厚度tox：tox越大，体因子

越大，An越大，温度系数越大；衬底偏压VBS：VBS越高，An越小，温度系数越小。4.3MOSFET的阈值电压4.3.6阈值电压的温度关系阈值电压通过测量ID-VGS(VDS<0.1V)曲线来提取，常用方法包括：线性外拓法：利用线性区转移特性曲线，过最大斜率点(最大跨导Gm)作切线，并外拓延长至与栅压轴的交点(ID=0)即为阈值电压，记为Vthl跨导线性外拓法：低漏压下过跨导-栅压关系曲线最大斜率点(dgm/dVGS最大点)作切线，切线与栅压轴的交点即为Vthgm，这种方法称为跨导线性外拓法(接近由

s=2

F定义的Vths)常数电流法：在漏压VDS<0.1V时，与规定的漏极电流ID对应的栅压即为阈值电压(Wd和Ld为设计的器件沟道宽度和长度，Ith为阈值电流)平方外推法：

与VGS

的关系曲线是一条直线，将该直线外推至与VGS

轴相交的点(ID=0)即为器件的阈值电压(不适于短沟器件)4.3MOSFET的阈值电压4.3.7阈值电压的测量4.4MOSFET的电流-电压模型4.4.1一级近似模型4.4.2体电荷模型4.4.3亚阈值电流模型4.4.4连续模型(EKV模型)4.4.5MOSFET漏极电流与温度的关系要点：4.4MOSFET的电流-电压模型推导出MOSFET的一级近似分段I-V方程根据分段模型进一步理解MOSFET的工作原理及其影响I-V特性的因素推导出修正的体电荷模型，了解漏源电压VDS对ID的调制作用推导出MOSFET的亚阈电流方程，掌握亚阈值摆幅的定义、计算公式及其影响因素了解EKV连续性模型本节首先基于各种假设，基于器件物理推导出长沟MOSFET的一级近似模型，即漏极电流ID与栅源电压VGS和漏源电压VDS之间的函数关系；然后，去掉一级模型中的一些假设，推导出修正的体电荷模型；最后，介绍亚阈电流模型和适用于MOSFET所有工作区的连续性模型。模型假设：渐变沟道近似(GCA)：沟道任一点y处，垂直场Ex与横向场Ey无关，且

一维近似，只考虑沟道电流沿y方向的变化反型层中载流子迁移率为常数沟道电流为漂移电流忽略复合和产生，沟道区任一点的电流相同，等于漏极电流ID强反型近似：

s

2

FP时，反型沟道开始形成耗尽区电荷密度QB为常数源、漏区欧姆接触压降及体压降可忽略源/漏、沟道与衬底之间反向电流为零增益因子或几何跨导参数(非饱和区,)VGS>Vth(饱和区)4.4MOSFET的电流-电压模型4.4.1一级近似模型[萨支唐(Sah)方程]1）当时，2）当时，随VDS增加，反型沟道厚度越来越薄，沟道电阻增加，电流随电压增加的速率减缓(偏离线性)。导通电阻：

3）当时，沟道夹断，电流达到饱和值。MOSFET的输出曲线4.4MOSFET的电流-电压模型4.4.1一级近似模型[萨支唐(Sah)方程]讨论推导得出：考虑从源到漏耗尽区内体电荷QB的变化(VDS影响)，则：考虑耗尽区电荷影响后的VDS(sat)表达式比理想模型下的VDS(sat)表达式更复杂，所计算的VDS(sat)更低，ID(sat)也相应更小，但更精确。关于衬底偏压VBS对ID的影响，在方程中已包括。实际上，VBS对ID的影响机理与VDS引起V(y)的影响机理类似，它使得感应结上的反偏压增加，导致耗尽区宽度增加，从而QB增加，反型层电荷减少，最终引起阈值电压增加，ID下降。因为VBS能调节ID的大小，所以也称VBS为背栅。4.4MOSFET的电流-电压模型4.4.2体电荷模型定义：MOSFET工作于VGS<Vth时，器件特性从平方律变为指数律，此时流过沟道的电流称为亚阈值电流，相应的工作区间称为亚阈值区，这时器件处于弱反型状态(

FP

s<2

FP)，故也称该电流为弱反型电流。亚阈电流为扩散电流，可求出：对于长沟器件，只要VDS大于(3~4)kT/q(约80~100mV)，负指数项可以忽略，则ID(Sub)与漏压VDS无关亚阈值电流正比于表面电子浓度，故随表面势指数增加亚阈电流与ni的平方成正比，故亚阈电流与温度有关log(ID(Sub))~VGS关系为一直线，直线斜率的倒数称为“倒数亚阈斜率”，或更通常地称为亚阈值摆幅(SubthresholdSwing,SS)，它定义为：或即亚阈电流变化一个量级所需栅源电压的变化(栅电压摆幅)考虑界面陷阱电荷的影响：通过测量SS可以从实验上确定栅介质/半导体的界面态密度4.4MOSFET的电流-电压模型4.4.3亚阈值电流模型弱反型的沟道电流为扩散电流，强反型区的沟道电流为漂移电流，即推导的VGS>Vth和VGS<Vth的I-V模型在VGS=Vth附近方程之间的不连续性出现。亚阈区和强反型区电流的不连续性示意图EKV模型适用于VGS>Vth和VGS<Vth的所有区域：式中，IF和IR分别为“正向”和“反向”电流。上式通过定义电压VP将积分区间分为两段，可避免在Vth附近的连续问题。VP定义为夹断电压：式中，m为斜率因子，

0=2

FP+(几个kT/q)；当S端和衬底接地且VGS>Vth时，VP=VDS(sat)EKV电流-电压模型：4.4MOSFET的电流-电压模型4.4.4连续模型(EKV模型)利用EKV模型，并采用迁移率与栅电压的关系为迁移率约化因子4.4MOSFET的电流-电压模型4.4.4连续模型(EKV模型)漏极电流的温度系数可以是正、负或者零，与工作电压有关，主要受载流子迁移率和阈值电压的影响。非饱和区：β随温度的变化，主要取决于载流子迁移率随温度的变化：具有负温度系数；Vth随温度升高而降低，也具有负温度系数。当ID较小(VGS

Vth较小)时，ID随温度的变化主要由Vth(T)决定，具有正温度系数；当ID较大(VGS

Vth较大)时，β随温度变化的作用增强，迁移率的影响为主，ID随温度升高而减小，呈现负温度系数。因此，可通过选择合适的工作电压，获得零温度系数的ID。饱和区：(200-400K)(m=1.5)漏极电流零温度系数对应的栅电压：4.4MOSFET的电流-电压模型4.4.5MOSFET漏极电流与温度的关系4.5MOSFET交流/动态模型与模型参数4.5.1交流(AC)小信号模型4.5.2MOSFET的频率特性4.5.3开关模型要点：4.5MOSFET交流/动态模型与模型参数理解并掌握MOSFET交流小信号参数及其等效电路理解并掌握MOSFET的频率特性及其截止频率了解MOSFET的开关特性及其开关的瞬态分析本节首先介绍交流小信号模型，讨论频率对晶体管性能的影响，并引入相应的频率参数；然后，介绍MOSFET的开关特性，包括在导通和截止两个状态之间转换的瞬态特性。(1)栅跨导gm:一定的漏源电压和衬底偏置电压下，漏极电流随栅源电压的变化率即称为栅跨导，简称跨导。非饱和区：饱和区：在饱和区，gms随VGS的升高而增大，但迁移率

会下降，当

的下降和VGS升高的影响完全抵消时，gms达到最大，此后，

的下降起主导作用，使gms随VGS增加而减小。考虑源漏串联电阻影响：(非饱和区)(饱和区)串联电阻越大，有效跨导越小提高跨导的措施有：①

提高沟道载流子迁移率：包括材料和晶向、工艺水平界面质量等方面；②

增大Cox：减小tox、采用高k栅介质；③增加

：设计宽长比大的图形结构；④尽可能减小源、漏区串联电阻。4.5MOSFET交流/动态模型与模型参数4.5.1交流(AC)小信号模型1）MOSFET低频小信号模型参数(2)衬底跨导gmb:当施加VBS时，在一定的VDS和VGS下，漏极电流随衬底偏压的变化率称为衬底跨导。通过施加反偏的VBS来控制耗尽区和反型层的电荷分配之比，从而达到控制漏极电流之目的，故常称衬底为“背栅”(3)

漏极电导gd:一定栅源电压和衬底偏压下，漏极电流随漏源电压的变化率称为漏极电导，简称漏导。非饱和区：导通电阻：线性区：考虑源漏串联电阻影响：对于理想MOSFET，饱和区漏电导gds=0，实际gds

0（沟长调制效应）4.5MOSFET交流/动态模型与模型参数4.5.1交流(AC)小信号模型(4)电压放大系数KV：一定ID下，漏源电压偏微分与栅源电压偏微分之比称为MOSFET的电压放大系数。非饱和区：饱和区：(5)本征电容和寄生电容栅源电容Cgs：在VBS=0，VDS为常数，即输出交流短路时，栅源电压变化引起栅极总电荷QGT的变化即称为栅源电容栅漏电容Cgd：在VBS=0，VGS为常数，即输入交流短路时，栅漏电压变化引起栅极总电荷QGT的变化即称为栅漏电容线性区(VDS很小)：饱和区：4.5MOSFET交流/动态模型与模型参数4.5.1交流(AC)小信号模型输出回路：即：输入回路：实际MOSFET物理模型4.5MOSFET交流/动态模型与模型参数4.5.1交流(AC)小信号模型2）交流小信号等效电路(1)跨导截止频率fgm：高频跨导下降到低频值的所对应的频率或所以：(2)截止频率fT:输入电流等于输出电流所对应的频率，即：提高频率特性的措施：缩短沟道长度L，这是最为重要的一点；提高沟道载流子的迁移率

n，包括选用

n高的材料减小界面态密度；采用埋沟器件，避免表面散射；尽量选用nMOSFET，因为

n远高于

p减小寄生电容，这对改善MOSFET的频率特性至关重要，如减小，特别是减小，采用多晶硅栅自对准工艺和偏置栅结构对减小和效果显著；采用SOI结构，将器件制作在绝缘衬底上，有利于减小衬底的寄生电容。4.5MOSFET交流/动态模型与模型参数4.5.2MOSFET的频率特性(NMOSFET作为开关管，RL为负载电阻，CL为负载电容):当Vin为高电平时，MOSFET有漏极电流输出，开关管导通，因Ron<<RL,VDD主要降落在RL上，Vout近似零，即为低电平VOL；当栅极Vin=0时，开关管截止，漏极电流近似为零，VDD降落在MOSFET上，Vout

VDD，为高电平VOH;所以，MOSFET开关为一反相器。以增强型管为负载的称为E/EnMOSFET开关；以耗尽型管为负载的称为E/DnMOSFET开关，电路连接分别如右图所示对于E/EnMOSFET，当Vin为低电平时，TI截止，电流近似于零(PN结的反向饱和电流)，TL饱和导通。输出高电平为:Vout=VOH=VDD

VthL

4.5MOSFET交流/动态模型与模型参数4.5.3开关模型1）开关原理MOSFET开关为一反相器，其开关波形如右图所示，输出电压波形与输入脉冲间存在一定的时间延迟，即需要一定的开关时间，包括导通时间ton与关断时间toff：a）载流子通过沟道输运所造成的时间延迟，称为本征延迟tch；b）pn结电容、引线电容及其杂散电容和负载管输入电容的充放电带来的延迟，统称为负载延迟本征延迟tch线性区：饱和区：（1）电阻负载时的开关特性与开关时间

延迟时间上升时间4.5MOSFET交流/动态模型与模型参数4.5.3开关模型2)瞬态开关特性及开关时间（2）有源负载管的开关特性与开关时间下降时间tf就是输出由Vout=VOH=VDD

VthL下降到Vout=VOL所用的时间对于给定的CL，要减小tf，就应增加βI即(W/L)I，或者加大电压因子(Vin

VthI)上升时间tr是在Vin下跳后，输出由VOL上升到0.9VOH的时间减小CL，增加βL，即增大(W/L)L，或者增大(VDD

VthL)，都可以减小tr在实际电路中，tr>>tf，所以反相器开关平均延迟时间为：4.5MOSFET交流/动态模型与模型参数4.5.3开关模型4.6MOSFET的击穿特性4.6.1栅介质击穿4.6.2栅调制击穿4.6.3沟道雪崩击穿4.6.4寄生NPN管击穿4.6.5漏源穿通击穿4.6.6轻掺杂漏结构要点：4.6MOSFET的击穿特性理解MOSFET栅介质击穿机制及预防措施了解MOSFET漏源击穿的不同击穿机制和现象理解LDD结构减小漏端最大电场，提高击穿电压的机理本节主要讨论MOSFET的击穿特性，包括栅介质击穿和漏衬pn结击穿，后者涉及不同的击穿机制，将分别予以讨论；最后，介绍提高击穿电压的轻掺杂漏(Lightly-DopedDrain,LDD)结构当介质中电场足够大时，会发生介电击穿，栅介质将被损坏，造成栅源短路，电流剧增，器件永久失效，此即为栅源击穿。栅源击穿电压可表示为EB为栅介质击穿的临界电场。实际上，在EB>5

105V/cm时，SiO2层就可能被击穿因为氧化物中可能存在一些缺陷，这使得击穿场会降低，通常考虑保险系数为3栅介质隧道击穿的两种模式隧道击穿的两种形式：

1）在较高栅电压下，介质能带发生大的弯曲，电子可隧穿通过较薄的三角形势垒，称为F-N

Fowler-Nordheim）隧穿；2）当栅介质足够薄时（如<3nm），电子可直接隧穿通过栅介质。

4.6MOSFET的击穿特性4.6.1栅介质击穿定义：MOSFET的击穿电压BVDS受栅漏边缘电场的影响，与栅电压的高低密切相关，故称栅调制击穿。

栅漏重叠区电场分布NMOSFET栅调制击穿特性当衬底电阻率ρ>1Ωcm时，BVDS

基本上由重叠区附加电场的大小决定，即由栅极电位的极性、大小和tox

决定，而与衬底杂质浓度无关。在导通态，即VGS>Vth，漏源击穿电压随栅电压的升高而增加

4.6MOSFET的击穿特性4.6.2栅调制击穿定义：雪崩击穿由漏结附近耗尽区的碰撞电离引起，为漏衬PN结雪崩击穿。

显著的特点是BVDS

随VGS增加而下降，且为软击穿。这是因为在导通时，VGS

越高，沟道反型层越厚，载流子越多，倍增越快，故越容易发生击穿，即击穿电压越低；由于载流子碰撞电离而发生倍增效应需要一过程，故呈现软击穿的特点。4.6MOSFET的击穿特性4.6.3沟道雪崩击穿这种击穿机制导致S形击穿曲线，即具有负阻特性，多发生在高阻衬底的短沟道NMOSFET中，是一种二级效应。VGS

越大，沟道载流子数越多，耗尽区倍增越快，因而击穿电压越低。这是一种再生或正反馈机制，漏端附近的雪崩倍增产生了衬底电流，进而产生了正偏源衬PN结的电压，正偏结注入载流子又扩散回漏端耗尽区，进一步加强了雪崩倍增效应，正反馈形成不稳定因素，容易引发二次击穿。当

0M

1，即M

1/

0时，IC

，发生击穿4.6MOSFET的击穿特性4.6.4寄生NPN管击穿漏源穿通即指漏衬结耗尽区扩展通过整个沟道区与源衬结耗尽区相连，源漏之间的势垒完全消除，从而产生大的漏极电流而发生漏源击穿。这种击穿在短沟道高阻衬底的MOSFET中易发生。(a)长沟和(b)短沟MOSFETs从源至漏的能带图短沟道nMOSFET呈现穿通效应时典型的输出特性曲线施加相对大的漏源电压VDS，则漏端附近的耗尽区开始作用于源端耗尽区，使其势垒降低。由于电流是势垒高度的指数函数，一旦近穿通条件达到，电流将随漏压迅速增加，从而引发漏源击穿4.6MOSFET的击穿特性4.6.5漏源穿通击穿轻掺杂漏结构及杂质分布沿Si-SiO2界面的电场分布Ln-为LDD区长度(决定于n-区耗尽层宽度)改进原理：通过引进轻掺杂区，耗尽区的峰值电场被降低，击穿效应减至最小。在LDD器件中，电场在漏端降到零之前扩展通过n-区，即耗尽层宽度增加，横向场降低，这使得击穿和热电子效应大大减小。有效减小击穿效应的途径就是改变漏端的掺杂剖面

轻掺杂漏(Lightly-DopedDrain,LDD)结构。4.6MOSFET的击穿特性4.6.6轻掺杂漏结构4.7CMOS结构4.7.1CMOS基本结构及工作原理4.7.2CMOS设计考虑4.7.3CMOS开关瞬态分析及开关频率4.7.4CMOS的闩锁效应4.7.5CMOS参数提取技术要点：4.7CMOS结构掌握CMOS的基本结构及工作原理理解CMOS的瞬态开关特性及开关频率理解CMOS的闩锁效应，掌握其预防措施本节主要介绍CMOS的基本结构及工作原理、CMOS的设计考虑、CMOS开关瞬态分析及开关频率、CMOS参数提取技术，最后，介绍CMOS的闩锁效应及预防措施CMOS逻辑电路的基本单元是CMOS反相器，它由一个增强型NMOSFET和一个增强型PMOSFET并联组成，PMOSFET作为负载管，NMOSFET作为输入管。工作原理：输入高电平(Vin=VDD)

时，NMOSFET由于VGS=VDD>Vth而导通，漏极与源极相连，将输出电压水平拉至低电平VL(Vout

0)；相反，在PMOSFET中，其VGS=VDD−VDD=0V≥−Vth，晶体管处于断态；输入低电平(Vin=0)时，NMOSFET的VGS=0<Vth而关断，输出与接地端断开；而PMOSFET的VGS=VL−VDD<−Vth而导通，将VDD连接至漏极，从而将输出拉至高电平(Vout=VDD)。4.7CMOS结构4.7.1CMOS基本结构及工作原理

电压转移特性曲线非常陡峭，输出高电平接近VDD，低电平接近地电位，静态功耗极低(纳瓦级)。但在[Vth<Vin<(VDD

Vth)]的区域，两个晶体管都部分导通，有电流流过，从而产生功耗，其大小取决于两个晶体管的特性、过渡期的长度以及负载电容CL(包括本级的输出电容、下一级电路的输入电容和引线寄生电容)。几乎所有CMOS电路的功耗消耗在开关瞬态，因为电流必须在每次转换期间对电容CL充电或放电。为了在同一衬底上制备NMOSFET和PMOSFET，需采用杂质离子注入或扩散工艺形成“阱”

n阱工艺和p阱工艺1）在CMOS电路中，一般希望NMOSFET和PMOSFET有近似相等的驱动电流，故通常选择p阱工艺来制备CMOS对管，因为电子迁移率高于空穴迁移率。2）在由nMOSFET组成n沟饱和型负载E/E反相门电路中NMOSFET大大多于PMOSFET，故通常选择n阱工艺。4.7CMOS结构4.7.2CMOS设计考虑3）阱深的设计考虑：避免晶体管漏区底部与下面的衬底穿通；4）随器件尺寸减小，为了获得优良的NMOSFET和PMOSFET器件性能，需采用更精细和昂贵的制备工艺，如双阱工艺、有时甚至三阱工艺。采用双阱工艺的优点：(1)n、p阱区能分别进行最佳化掺杂来控制每个FET的阈值电压和跨导，可避免重掺杂带来的消极影响，获得更好的直流和瞬态特性；(2)为控制闩锁效应提供新手段Vin=0V时，nMOSFET关断，pMOSFET导通，Vout=VDD；Vin=VDD

时，nMOSFET导通，pMOSFET关断，电容CL通过nMOSFET放电至0V，即Vout

0V，相应的开关时间称为下降时间tf；如果Vin恢复到0V，nMOSFET将截止，而pMOSFET重新导通连接电源至CL，使它充电至Vout=VDD，对应的时间为上升时间tr。4.7CMOS结构4.7.3CMOS开关瞬态分析及开关频率表示PMOSFET处于截止态时输出电容通过NMOSFET放电所需的时间，即从逻辑1态衰减到逻辑0态所需的时间。

tf定义为输出电压从Vout=V1=0.9VDD下降至Vout=V0=0.1VDD所需时间积分求出：

dc=RnCL4.7CMOS结构4.7.3CMOS开关瞬态分析及开关频率1）下降时间tr是通过PMOSFET对CL进行充电所需的时间。tr定义为对CL充电使Vout从V0(10%VDD)到V1(90%VDD)所需时间，得到PMOSFET的电阻可以近似为：

c=RpCL4.7CMOS结构4.7.3CMOS开关瞬态分析及开关频率2）上升时间上升和下降时间之和(tf

+tr)即表示栅极输入经历一个完整开关周期所需的最小时间，即输出从逻辑1变为逻辑0，再恢复到逻辑1的时间，则最大开关频率定义为反相器的输出波形不同频率下的电压转移曲线当开关频率超过fmax时，电路无法响应快速变化的输入信号，输出电压永远不会达到0V。4.7CMOS结构4.7.3CMOS开关瞬态分析及开关频率3）最大开关频率4）电压转移曲线的瞬态效应物理上，传输延迟时间tp​是输出响应输入逻辑状态变化所需的平均时间。根据定义总的传输延迟时间为如果传输延迟时间tPHL或tPLH明显大于另一个，则tp​通常取max(tPHL,

tPLH)4.7CMOS结构4.7.3CMOS开关瞬态分析及开关频率5）传输延迟时间

对于两个级联反相器（图a），第二个反相器的输入电压Vin(t)即是第一个反相器的输出电压，这样Vin(t)并不具有阶跃特性，波形类似于图b所示的曲线，这有利于对传输时间tp的精确测量，因为输入电压Vin(t)的有限斜率对于确定Vin和Vout的50%点之间的差，从而精确确定tPHL和tPLH的值很重要。4.7CMOS结构4.7.3CMOS开关瞬态分析及开关频率6）级联反相器的延迟时间Cint为内部MOSFET贡献的电容，Cext为外部负载贡献的电容；栅-漏电容CGD由栅耦合电容引起，漏-体端的CTB是pn结的非线性耗尽层电容；Cline是互连线的布线电容(对布局敏感)，CFO为扇出电容，代表了下一级(或多级)电路的输入电容，主要是下一级电路中NMOSFET和PMOSFET的栅电容。4.7CMOS结构4.7.3CMOS开关瞬态分析及开关频率7）负载电容如图，p+源极到n衬底到p阱到n+源极形成一个pnpn四层结构。闩锁是指四层pnpn结构中可能出现的高电流、低电压状态，这是由于寄生双极晶体管的作用，在电源和地之间引起了一钳位的低阻通道。如图a，晶体管Q1和Q2形成一个正反馈环路：如果有电流注入节点x使Vx上升，则IC2增加，y点的Vy下降，

IC1

增大，导致Vx进一步上升。如果环路增益

1，这种现象将持续下去，直至2个晶体管都完全导通，从VDD抽取很大的电流，此时称该电路被闩锁。IDD-VDD曲线如图b所示，对于小的VDD，IDD被限制在很低的漏电流水平，当VDD增加到衬-阱pn结击穿电压(VBO)时，pnpn四层结构发生击穿，引起电流上升而电压下降的负阻区，直至电压降至约等于VCES+VBES时，IDD