集成电路封装与测试技术 课件 第8章-集成电路测试技术概论

第八章集成电路测试技术概论一、IC测试的基本概念二、故障模型与故障仿真三、测试方法学四、可测性设计五、混合信号IC和模拟IC测试六、模拟和混合信号集成电路的测试流程1.1测试技术分类IC测试是对集成电路芯片的功能、性能和可靠性进行测试与验证的过程。本节主要介绍IC测试的目的、分类、基于故障的测试方法、数字集成电路测试流程以及测试经济学的基本思想。测试目的理解IC测试的目标与作用测试分类掌握测试技术的基本分类故障模型了解缺陷、故障与故障模型测试经济学认识测试成本与效率的关系基本概念IC测试的基本目的IC测试的主要目的是确认芯片的功能、性能和可靠性是否满足设计规范和应用要求。测试不仅用于筛除不合格芯片，也用于发现设计缺陷、制造缺陷和参数异常。芯片制造完成测试验证质量筛选分档出货反馈设计与工艺要点IC测试不是简单的好片与坏片判断，而是贯穿设计、制造和出货环节的质量反馈系统。1.1测试技术分类测试分档实际生产中，测试并不总是直接判定芯片为好片或坏片。例如在工作频率测试中，若芯片不能通过高频测试，可以继续进行较低频率测试。若低频测试通过，则可将其划入较低性能档位，作为廉价品销售。100Hz测试不通过75Hz复测通过不通过低频档出货判为坏片测试反馈如果同一批次芯片出现大量相似故障，可能说明版图、掩模版或制造工艺存在系统性问题。测试结果可以帮助工程师进行故障诊断，并推动设计修改或工艺修正。1.1测试技术分类测试类型主要作用典型阶段验证测试、特性测试或设计诊断检查设计和测试过程是否正确，确认电路是否满足设计规范设计验证与样片调试生产测试对每一个加工完成的芯片进行故障测试和随机缺陷测试晶圆制造后和封装后可接受测试用户对购买芯片进行来料检查，保证质量采购入库或装配前测试可根据其目的分为以下几类1.1测试技术分类裸片测试/探针测试裸片测试是在芯片封装前进行的测试，通常使用探针与芯片焊盘接触。其优点是可以尽早筛除存在缺陷的裸片，避免对坏片继续封装，从而节省封装成本。封装后测试封装后测试是在IC完成封装后进行的测试，主要用于检查封装装配、引脚连接、电参数、逻辑功能以及可靠性问题。晶圆探针测试切割封装封装后测试出货生产测试的核心思想是尽早发现缺陷，尽早剔除不合格芯片，降低后续制造和系统应用中的损失121.1测试技术分类生产测试1.接触测试用于找出与装配相关的错误，确认测试仪引脚与芯片IO引脚是否正确连接。2.老化测试通过应力条件提前暴露潜在失效芯片。IC寿命期间的失效率通常可用浴盆曲线表示。3.电参数测试检查CUT引脚的电压、电流、延迟时间和驱动能力是否处于可接受范围内。4.功能测试根据故障模型生成测试图形，验证被测电路的逻辑功能是否正确。浴盆曲线示意图早期失效期稳定失效期磨损失效期1.1测试技术分类封装后测试的主要内容三个基本概念缺陷是指由于物理原因导致电路结构发生异常，例如引线开路、短路、杂质污染等。故障是缺陷在抽象层面的表示，用于描述缺陷对电路行为造成的影响。错误是电路在运行中表现出的不正确行为，也可以称为失效。缺陷物理结构异常故障抽象故障表示错误功能或参数表现异常例子若某根导线因杂质污染与电源线短路，使某个输入端恒为1，则物理短路是缺陷，输入恒为1是故障，可抽象为SA1，即stuck-at1fault。1.2基于故障的IC测试方法故障模型的作用制造缺陷种类很多，直接分析所有物理缺陷非常困难。故障模型将具有相同效果的缺陷归并为统一类型，使测试生成和故障诊断更加可行。缺陷表现可能故障模型金属线断裂开路故障、固定型故障异常短接桥接故障、短路故障电容或延迟异常转换故障、延迟故障参数异常电参数故障大量物理缺陷故障抽象等效故障合并故障压缩测试向量生成故障压缩的目的不是降低测试质量，而是在可接受成本下获得较高故障覆盖率。1.2基于故障的IC测试方法1.关键术语被测电路被测试芯片或电路模块，是测试围绕的对象。测试生成利用电路模型产生测试数据，并计算理想响应。测试向量施加到输入端的一组激励，用于验证功能或激活故障。测试响应CUT在测试向量作用下产生的实际输出。数字测试的主线可以概括为：依据模型生成向量，将向量施加到被测电路，并用实际响应与理想响应比较。测试分析比较实际响应与理想响应，判断通过、失败或分档。2.测试流程1.3数字IC测试方法扫描输入触发器1触发器2触发器3触发器4扫描输出为什么需要扫描测试时序电路通常需要两个或更多测试向量才能检测单个故障，内部节点的可控制性和可观察性都较低，因此直接测试成本高、时间长。时序电路难点内部状态不可直接设定，故障激活和传播路径不容易控制。扫描路径方法把触发器串成扫描链，可在测试模式下移入状态、捕获响应并移出观察。1.3数字IC测试方法扫描测试进一步发展出全速测试和测试压缩，用于应对高速电路、海量向量集以及ATE存储/传输资源不足的问题。技术基本思想优点注意点LOC捕获脉冲发射转换，再捕获响应SE切换时间充足，适合高速电路通常需序列ATPGLOS最后一次移位动作发射转换可用组合ATPG，模式效率高要求SE快速切换测试压缩片上加入解压/压实结构降低时间，缓解向量集过大增加面积、功耗和复杂度1.3数字IC测试方法全速测试与测试压缩1.边界扫描测试边界扫描测试将扫描路径方法扩展到板级或系统级，主要用于芯片之间的互连测试和芯片IO口测试。JTAG推动了边界扫描标准化，其中IEEE1149.1已被广泛采用。2.内建自测试BISTBIST是在芯片内部建立测试生成、测试施加、响应分析和测试控制结构。它可以减少对外部ATE资源的依赖，但会带来额外面积和功耗开销。12技术核心作用强调全速测试LOC/LOS检测高速转换或延迟；注意SE切换速度。测试压缩压缩/压实向量缓解ATE存储压力，缩短测试时间。边界扫描JTAG/IEEE1149.1面向板级互连和芯片I/O测试。1.3数字IC测试方法边界扫描测试把扫描路径方法扩展到板级或系统级，主要用于芯片互连和I/O口测试。JTAG推动了标准化，其中IEEE1149.1已广泛采用内建自测试BIST在芯片内部建立测试生成、施加、响应分析和控制结构，可减少外部ATE依赖，但会增加面积和功耗分类在线BIST离线BIST典型应用测试情景功能模式下进行，可并发或非并发测试模式下进行，用于制造或现场。在线监测；离线维护被测对象编码、比较或故障诊断可分为MBIST与LBISTMBIST测存储器LBIST测逻辑电路1.3数字IC测试方法工程目标：质量与成本平衡测试经济学关注的不是单一指标做到极致，而是在保证质量的前提下，用可接受的成本获得足够高的可靠性、故障覆盖率和生产效率测试总成本Y=A+B=A+CxA：固定成本，如测试开发成本B：可变成本，随测试数量增加C：单片平均可变成本x：被测芯片数量成本变化逻辑产量较小时：固定成本A影响明显产量扩大后：可变成本C更关键测试成本的优化重点，会随产品产量从“摊薄固定成本”转向“降低单片测试时间和资源占用”1.4测试经济学缩短单片测试时间ATE成本高；测试越短，同时间内可测芯片越多，平均成本越低提高ATE利用率压缩、并行和流程优化可减少等待与重复加载，提高有效测试时间采用可测性设计DFT扫描链与BIST可降低外部ATE占用，减少总体测试时间1×裸片测试≈10×封装后测试≈100×板级测试≈1000×系统级/现场十倍法则：越晚发现芯片故障，造成的损失越高。因此测试应尽可能前移。1.4测试经济学一、IC测试的基本概念二、故障模型与故障仿真三、测试方法学四、可测性设计五、混合信号IC和模拟IC测试六、模拟和混合信号集成电路的测试流程第九章集成电路测试技术概论集成电路测试技术概论二、故障模型与故障仿真1.故障的模型化芯片制造过程中的物理缺陷种类繁多，形态各异，例如开路、短路、接触不良等。直接对每一种物理缺陷进行分析和测试是不现实的，因为：•数量庞大:现代SoC包含数十亿晶体管，可能的物理缺陷数量是天文数字，无法逐一覆盖。•行为复杂:相同物理缺陷在不同电路环境和工作状态下，可能表现出完全不同的电气行为。•测试困难:直接观察物理缺陷需要昂贵的失效分析设备，且过程耗时，无法满足大规模量产的测试效率要求。因此，“故障模型化”应运而生。它将具体的物理缺陷映射到电路功能或结构层面的、可预测的逻辑故障行为，以实现高效的故障检测。故障模型化物理缺陷➔逻辑故障从物理层到逻辑层的抽象映射↓SAfault第九章集成电路测试技术概论集成电路测试技术概论多重关键角色解析2.建模方法五大关键应用场景故障模型是将抽象的物理缺陷转化为逻辑级故障的数学模型，是连接芯片制造缺陷与测试验证的重要桥梁。它在芯片测试和质量保证体系中扮演着多重关键角色，是实现高效、低成本、高覆盖率测试的基石。●量化测试质量：基于故障模型计算故障覆盖率，作为衡量测试集有效性的核心指标。●实现测试自动化：是自动测试向量生成工具（ATPG）的理论基础，支撑大规模向量的自动生成。●指导可测性设计：评估电路节点的可控制性与可观测性，指导扫描链等DFT结构的合理插入。●降低测试成本：通过精准建模，用少量高效的测试向量覆盖大量潜在物理缺陷，优化测试时间与成本。●支持故障诊断：将芯片失效现象反向追溯到具体的逻辑故障，辅助定位物理缺陷的类型与位置。第九章集成电路测试技术概论集成电路测试技术概论三种主要的故障仿真方法对比01直接故障仿真：最直观的方法，将故障逐个激活，对每个故障单独运行一次完整仿真。●优点：算法逻辑简单，开发与实现门槛较低，适合初学者理解原理。●缺点：仿真效率极低，总耗时随故障数量呈线性增长，不适用于大规模电路。02并发故障仿真：在单次仿真中同时处理多个故障，充分利用计算机字长的并行处理能力。●优点：仿真效率极高，大幅缩短验证周期，是目前工业界主流的验证方法。●缺点：算法设计相对复杂，对计算机的内存与算力资源要求较高。03故障字典法：预先建立并存储“故障-响应”的映射关系表，用于故障的快速诊断与定位。●优点：诊断速度极快，查表即得，适用于对实时性要求高的场景。●缺点：建立字典的前期过程耗时耗力，且字典表占用大量存储空间。第九章集成电路测试技术概论集成电路测试技术概论3.典型的故障模型这是最基础、应用最广泛的故障模型。它假设电路中的某个节点被永久地固定在逻辑0或逻辑1状态，分别记为Stuck-at-0(SA0)和Stuck-at-1(SA1)。•物理对应：可类比为信号线发生物理故障，如短路到地电位（表现为SA0）或直接连接到电源正极（表现为SA1）。•检测原理：测试向量需完成两步操作：第一步“激活”，驱动故障节点到其故障状态相反的逻辑值；第二步“传播”，将该错误值传输到电路的可观测输出端口，从而识别故障。图示：逻辑门输入上的SA0/SA1故障模型固定故障模型第9章集成电路测试技术概论集成电路测试技术概论背景：随着芯片制造工艺进步和工作频率不断提高，信号传输的时序裕量逐渐减小，时序问题已成为决定芯片能否在高频下正确工作的关键因素。延迟故障模型主要关注信号在电路中的传播速度是否满足设计的时序要求。●TransitionFault(跳变延迟故障)

指电路中单个节点的信号逻辑值跳变（0→1上升沿或1→0下降沿）的速度比正常预期的要慢，导致无法在规定的时钟周期内完成状态更新。●PathDelayFault(路径延迟故障)

指信号从一个输入端传播到一个输出端的整个路径上，所有逻辑门和互连线的延迟总和超标，导致信号到达终点的时间晚于时钟触发时刻。图：信号正常传输与延迟故障波形对比延迟故障模型第九章集成电路测试技术概论集成电路测试技术概论路径延迟故障模型示意关键路径（CriticalPaths）延迟分析▍定义与特点路径延迟故障不关注单个节点的延迟，而是关注从输入端到输出端的整个路径上所有门电路的总延迟。它没有固定故障点，而是与特定路径的组合延迟相关。在实际测试中，通常重点关注那些时序最紧张的“关键路径（CriticalPaths）”。1.发射(Launch)2.捕获(Capture)在目标路径的输入端施加一个特定的信号跳变（0→1或1→0），为信号的传输“发令枪”，使其开始在路径中传播。这一步是触发延迟检测的前提。在路径的输出端，利用特定的时钟沿去“抓取”信号。如果信号因为路径延迟过大，没能在时钟沿到来前稳定到达输出端，或者到达时间超出了时序预算，则判定该路径存在延迟故障。Launch-Capture：路径延迟故障检测的标准手段通过控制输入跳变与输出采样时钟的配合，精准暴露关键路径的时序违规问题第九章集成电路测试技术概论集成电路测试技术概论▌定义与物理对应随着芯片特征尺寸缩小，线间距变近，多条信号线意外短路的概率增加。物理上对应金属线毛刺、光刻偏差导致线间距过小等工艺缺陷。▌主要类型•无反馈桥接：组合逻辑线间短路，逻辑表现取决于门电路驱动能力，常呈现“线与”或“线或”行为。•反馈桥接：输出与输入线短路，可能形成寄生锁存器或振荡器，使组合电路表现出时序不稳定性。▌检测原理需施加多向量测试：将被桥接的两条线分别置为逻辑“0”和“1”以激活故障，观察输出是否出现预期外的逻辑状态。InputA(逻辑1)────────────▶Output(异常)InputB(逻辑0)────────────▶Output(异常)⚠️短路桥接桥接故障原理示意两条信号线因物理缺陷发生意外连接，导致逻辑状态相互干扰。

若未施加相反逻辑值（1和0），故障无法被有效激活。桥接故障第九章集成电路测试技术概论集成电路测试技术概论物理缺陷模型左侧示意图展示了一个带有缺陷的CMOS反相器。其中一个晶体管被标记为“AlwaysON”，意味着它存在源漏极短路等缺陷，导致在稳定状态下，电源（PWR）和地（GND）之间形成了一条额外的电流通路。原理总结：物理缺陷打破了正常CMOS电路的高阻抗特性，制造了一条从电源到地的“漏电”通路。这就像一个本该关闭的阀门出现了缝隙，让电流源源不断地流走。IDDQ测试波形右侧示意图对比了正常电路和故障电路的IDDQ电流。正常电路（Fault-free）的静态电流接近于零，而有缺陷的电路（Faulty）的静态电流显著升高。通过测量这个微小的静态电流，就可以有效检测出此类制造缺陷的存在。测试价值：IDDQ测试能够发现传统逻辑功能测试无法覆盖的缺陷，例如微小的漏电流和潜在的可靠性隐患，从而显著提高芯片的出厂良率和长期可靠性。静态电流故障第九章集成电路测试技术概论集成电路测试技术概论IDDQ测试原理示意正常/故障电路静态电流对比基本原理：IDDQ(QuiescentPowerSupplyCurrent)测试通过测量CMOS电路在稳定状态下的静态电源电流来检测制造缺陷。理想CMOS电路稳态时几乎无直流通路，电流趋近于零。若电流显著增加，则表明电路中存在漏电、短路等物理缺陷。高可靠性筛选早期失效补充逻辑测试有效捕获逻辑功能测试无法发现的潜在物理缺陷，如栅氧漏电、结漏电等微弱缺陷。在出厂前识别出那些可能在用户使用初期就发生失效的器件，降低产品的现场失效率。与传统的逻辑功能测试构成互补测试集，显著提高芯片整体的测试质量和缺陷覆盖率。IDDQ测试核心价值总结第九章集成电路测试技术概论集成电路测试技术概论单固定故障（SSF）假设：电路中同时只有一个节点发生固定故障。要有效检测该故障，测试向量必须同时满足两个关键条件：1.激活(Activate)在故障点施加特定输入，迫使该节点表现出与无故障状态不同的“故障行为”。例如，若要检测一个“固定1(SA1)”故障，必须使该节点在正常逻辑下输出为0，从而暴露出故障。2.传播(Propagate)合理设置相关输入，让故障点产生的错误逻辑值能够“无遮掩”地沿着逻辑通路，一直传播到芯片的外部输出端，从而被测试仪捕捉和观测到。逻辑测试(Stuck-at)示意图示例：检测一个SA0故障的逻辑通路4.单固定故障第九章集成电路测试技术概论集成电路测试技术概论5.故障模拟与硬件仿真▍核心原理与指标在故障模拟中，通过将无故障参考模型与多个故障注入实例进行并行仿真，并系统比对其输出响应，以判定特定故障是否可被检测。该过程的核心产出是故障覆盖率，其定义为“被检测到的故障数占总模拟故障数的百分比”，此指标是评估测试向量集完备性与测试质量的基准。▍主流模拟方法与工具链方法：工业界主流采用“并发故障模拟”，可并行处理大量故障，大幅提升效率。工具：软件模拟（如SynopsysTetraMAX）适合精细调试；硬件仿真加速平台（如CadencePalladium）速度可达软件的100-10000倍，专为大规模芯片签核设计。🛠工程选型对比🖥️软件模拟：速度较慢，但调试能力强，定位精准，是芯片设计迭代和测试向量开发阶段的首选。⚡硬件加速：运行速度极快，但调试复杂且成本高昂，主要用于设计冻结后的全芯片大规模签核验证。💡核心逻辑：在设计早期用软件模拟确保质量与灵活度，后期切换至硬件加速以满足海量验证需求。核心原理与主流方法第九章集成电路测试技术概论集成电路测试技术概论定义：在通用CPU服务器运行仿真软件（VCS/Xcelium）注入故障。优点：高灵活性，波形可视性好，易定位调试。缺点：速度慢，大规模场景时间成本高。硬件仿真加速定义：编译设计代码加载至FPGA或专用仿真器并行执行。优点：速度快（千倍级），支持联调真实外设。缺点：设备昂贵，调试复杂，编译耗时。软件故障模拟第九章集成电路测试技术概论集成电路测试技术概论验证加速体系：从仿真到验证的闭环123早期设计与单元测试

在芯片设计初期，利用软件仿真工具进行快速的功能验证和逻辑调试，帮助工程师在设计规模较小时，迅速定位并解决逻辑错误，缩短迭代周期。硬件加速仿真

当设计演进至大规模顶层阶段，将设计移植到硬件仿真平台，充分发挥其高吞吐率优势，高效完成海量故障注入仿真及长时间真实应用场景测试。验证结果闭环优化

基于仿真验证的覆盖度分析与结果数据，反向优化测试向量集与验证策略，在保证芯片设计质量的同时，兼顾量产阶段测试的成本与效率。一、IC测试的基本概念二、故障模型与故障仿真三、测试方法学四、可测性设计五、混合信号IC和模拟IC测试六、模拟和混合信号集成电路的测试流程9595三、测试方法学1.测试输入向量测试输入向量是指为了检测集成电路中的潜在故障而设计的一组输入信号序列。每个测试向量都是一组特定的二进制值，这些值会施加到电路的输入端。通过观察电路的输出信号，并与预期的输出进行对比，可以判断电路是否存在故障。激活电路中特定故障，使其在电路输出端表现出来尽可能覆盖所有潜在故障类型，提高测试的全面性确保在施加测试向量时，电路能够生成预期的输出定义作用{

输入激励+预期响应+时序与控制信息

}向量结构2.组合电路测试生成算法95路径敏化法：单路径激活、传播故障D算法：首个完备组合测试生成算法，多维路径敏化PODEM算法：启发式分支搜索，效率更高FAN算法：优化回溯与扇出处理，工程常用主流经典算法组合测试向量生成基本流程123激活故障传播故障记录测试向量D算法在组合逻辑中的应用步骤1、激活故障1、确定要检测的目标故障2、激活故障，让无故障电路和故障电路的值出现差异D算法1/0无故障电路的值故障电路的值D算法在组合逻辑中的应用步骤2、传播故障1、确定要检测的目标故障2、激活故障，让无故障电路和故障电路的值出现差异3、让故障差异信号到达电路的输出端，方便观测D算法可观测差异为了让故障信号能通过逻辑门传播，需要设置的其他输入值D算法在组合逻辑中的应用步骤3、记录测试向量1、确定要检测的目标故障2、激活故障，让无故障电路和故障电路的值出现差异3、让故障差异信号到达电路的输出端，方便观测4、把向量存入测试程序，这个故障就被标记为已检测D算法这个测试向量可以检测U1输出端的SA0故障输入激励预期响应路径敏化算法具体过程在组合电路中通过选择一条从故障点到输出端的路径，并确保故障效应沿该路径传播到输出端故障假设：选择一个待测故障点和故障类型（SA0或SA1）。路径选择：从故障点到输出端选择一条可能的传播路径。反向追踪：从输出端向故障点反向设置各门的值，确保输出能观察到故障，并沿路径设置每个门的输入使故障传播。值冲突检查：检查反向追踪过程中是否出现逻辑值冲突，若有则重新选择路径或调整设置。输入确定：根据反向追踪结果确定电路主输入的值，生成测试向量。验证：使用生成的测试向量验证是否能检测到假设的故障。231456PODEM算法具体过程将决策过程集中在电路的主输入上，避免对内部节点直接赋值，通过回溯高效生成测试向量初始化：选择目标故障，将所有节点初始化为X（未定义）。设定目标：选择一个目标线，通常是故障点或D前沿上的一条线。回溯：从目标线回溯到主输入，选择一个可以影响目标线的主输入。主输入赋值：为选定的主输入赋予0或1的值。逻辑蕴含：执行正向蕴含，传播已知值通过电路。目标检查：检查是否达成了测试目标（故障效应传播到主输出）。回溯或前进：若未达成目标，则回到步骤2；若出现冲突，则回溯到上一个决策点。测试向量生成：当故障效应成功传播到主输出时，生成最终的测试向量。23145678FAN算法具体过程面向扇出的测试生成，通过多重回溯、独特路径敏化和动态PODEM，提高处理大型扇出结构的效率。初始化：选择目标故障，初始化所有节点为X。故障激活：为故障点赋予适当的值以激活故障。多重回溯：从故障点同时向多个主输入回溯，考虑多个可能的路径。独特路径敏化：选择一条独特的路径来传播故障效应，阻止其他路径的传播。动态PODEM：使用改进的PODEM过程为主输入赋值。前向蕴含：基于已赋值的输入，向前传播逻辑值。检查目标：检查是否出现逻辑冲突，以及是否达成测试目标。处理非路径敏化故障：识别和处理等价非路径敏化故障。回溯或继续：若需要，回溯到先前的决策点；否则继续下一个目标。测试向量生成：当故障效应成功传播到主输出时，生成最终的测试向量。231456789103.时序电路测试生成算法95功能与组合逻辑电路不同，时序电路中存在存储元件（如触发器或寄存器），这些元件会保留电路状态并在时钟边沿触发信号的传递。因此，在时序电路中使用D算法不仅需要考虑逻辑关系，还要处理与时序相关的故障，例如延迟故障。95时序测试向量生成工具SynopsysTetraMAX/TetraMAXIIMentor（Siemens）FastScan+FlexTestCadenceTessentUniVistaTespertATPG时序电路测试生成技术具体过程将被测时序电路扩展为几个时间帧并将D算法应用于该电路故障激活：在时序电路中激活目标故障需要多个时钟周期。故障传播：故障效应的传播需要考虑信号经过触发器的路径。D算法利用D前沿选择传播路径，使故障效应能够跨越多个时钟周期逐步传递到电路输出端。状态和时钟控制：算法需要保证在正确的时钟周期施加合适的输入向量，从而引导电路进入能够激活并传播故障的状态。时序敏感的D前沿：在时序电路中，D前沿的概念被扩展，需同时考虑同一时钟周期内的传播路径以及跨周期的故障传播。多周期分析：算法需要模拟电路在多个周期内的行为，以确保故障的激活和传播能够在期望的周期内顺利完成。回溯和求解：当故障效应未能在预期时间内传播到输出端时，算法会回溯并选择新的路径或状态设定。231456一、IC测试的基本概念二、故障模型与故障仿真三、测试方法学四、可测性设计五、混合信号IC和模拟IC测试六、模拟和混合信号集成电路的测试流程可测性设计(DesignForTestability，DFT)95两种方法专项设计---采用传统的方法对电路某些部分进行迭代设计，以提高可测性（时序电路测试前的初始化、设置观测点、控制点、电路分块等）。系统化技术---从设计一开始就建立测试结构，每个子电路都具有嵌入式测试的特征（内部扫描、边界扫描、内建自测试等）。95目标通过早在设计阶段便引入可测试性准则以减少测试成本，在设计阶段解决棘手的测试问题。一、可测性设计基础可控制性、可观测性及可测性电路的可测性是一个抽象的概念，涉及测试的各个方面。可测性的两个最基本概念是可控制性和可观测性。可控制性是指确保电路的所有状态都可以被控制，即能够将电路置于任何所需状态。可观测性是指电路转移到下一状态或其行为及效果都可以在界面上通过触发器显示出来。提高可控性示例提高可观测性示例二、可测性度量方法可测性分析可测性分析中用可控性和可观性两个术语来表达：可控制性：把电路中节点置为预定逻辑值的难易程度。可观测性：电路中任意节点的值在原始输出可观察的难易程度。为了对可测性进行量化分析，Goldstein于1980年提出的SCOAP可测性度量受到广泛接受。SCOAP定义了一组参数，用于衡量组合电路及时序电路的可控性和可观察性。组合参数有：C0i：刻画将一根信号线i设置成0的难度。C1i：刻画将一根信号线i设置成1的难度。Oi：刻画将故障效应通过信号线i向电路的输出方向传播的难度。元件类型可控制性值可观察性值几种常见元件的SCOAP参数表可测性值计算外部输入：C0=C1=1（最强可控性，基准值）内部节点：从输入向输出逐级计算，每过一级逻辑门难度+1外部输出：O=0（最强可观测性）内部节点：从输出向输入方向回退计算，每回退一级难度+1SCOAP值越大，可控性或可观测性越差；值为∞表示节点不可控/不可观测。SCOAP参数计算示例电路图接下来，以右图为例进行可控性以及可观测性计算可控性计算可控性计算示例电路图由前文可知a、b、c的初始可控性为：L1:(C0​=1,C1​=1)L2​:(C0​=1,C1​=1)L5​:(C0​=1,C1​=1)计算非门G1输出L3C0(L3)=C1(L2)+1=2

，C1(L3)=C0(L2​)+1=2​

即

L3​:(2,2)计算与门G2

输出L4C0(L4)​=min{C0(L1)​,C0(L3)}+1=2C1(L4)​=C1(L1)+C1(L3)+1=4​

即

L4​:(2,4)计算或门G3输出L6C0(L6)​=C0(L4​)​+C0(L5)+1=4C1(L6)=min{C1(L4)​,C1(L5)}+1=2​

即

L6:(4,2)可观测性计算可观测性计算示例电路图由前文可知k的初始可观测性为：L6:(O=0)计算或门G3输入L4,L5OL4=OL6+C0L5+1=2OL5=OL6+C0L4+1=3计算与门G2输入L1,L3OL1=OL4+C1L3+1=5OL3=OL4+C1L1+1=4计算非门G1输入L2OL2=OL3+1=5三、典型可测性设计方法95两种方法Ad-hoc测试---最大限度地减少异步电路的使用，降低冗余电路的数量，实施时钟电路的隔离，并在电路内部增设更多的可控点和观测点。结构化测试---主要依赖于扫描链测试法、内置自测试法和边界扫描法。这些方法均基于不同层次的设计原则来进行优化，从而确保了测试效率与质量。

然而在芯片设计中，输入输出管脚的数量是有限的，Ad-hoc测试方法正面临挑战，因此可以广泛采用DFT技术的结构化测试，来努力克服Ad-hoc方案存在的不足。扫描测试95背景

时序电路不仅仅通过观察当前的输入来判断输出状态，还需要考虑电路的历史状态，这使得从外部控制和观察内部触发器变得非常困难。时序电路区域划分图触发器作为时序电路测试困难的核心原因。为了解决这个问题，我们将输入和输出的组合电路部分整合为一个更大规模的组合电路，并将触发器从时序电路中分离出来，如左图所示。我们通过使用扫描触发器替代标准触发器，可以外部对芯片进行初始化与控制。扫描触发器的结构扫描触发器结构图基本的扫描单元如左图所示，由一个D触发器与一个多路选择器（MUX）共同构成，通过引入扫描使能信号SE与扫描输入信号SD，实现了对D触发器的灵活控制与数据输入:当SE=0时，扫描单元在常态下运作，将功能输入DI保存至D触发器内；当SE=1时，单元进入扫描状态，接收扫描输入SD并传递至D触发器。扫描触发器的结构扫描触发器结构图基本的扫描单元如左图所示，由一个D触发器与一个多路选择器（MUX）共同构成，通过引入扫描使能信号SE与扫描输入信号SD，实现了对D触发器的灵活控制与数据输入:当SE=0时，扫描单元在常态下运作，将功能输入DI保存至D触发器内；当SE=1时，单元进入扫描状态，接收扫描输入SD并传递至D触发器。扫描链的结构扫描链结构图当触发器被替换成扫描触发器后，可以插入扫描链，并通过前一个扫描单元的Q与后一个扫描单元的SI连接的方式，使扫描触发器在扫描链上逐一缝合，从而形成一条或多条扫描链，正如左图所示。通过采用二选一多路选择器，该电路被赋予了两种不同的工作模式：一是连接组合电路输出至触发器输入（即正常模式），二是连接至扫描引脚（即测试模式）扫描链的测试模式扫描链结构图ShiftIn模式：当SE设置为较高位置时，被设置为执行移位操作，数据可以通过第一个触发器的SI引脚串行地转移到扫描链上的所有触发器，从而有效地解决了伪主输入可控性的问题。Capture模式：当SE降至较低位置时，在接下来的时钟周期中，各个触发器都会捕获输出。ShiftOut模式：测试完成后，将结果从触发器中移出，通过对比实际响应值与期望响应值，来精确定位存在缺陷的电路节点。从而解决了伪主要输出的可观察性问题。内建自测试95基本概念

在设计过程中将具有自我诊断和自我修复能力的逻辑集成到电路之中，通过设计人员对被测系统进行模拟仿真并结合测试数据来完成测试任务，从而降低了测试用例的数量，提高了测试效率。内建自测试（BIST）逻辑内建自测试（LBIST）存储器内建自测试（MBIST）准硬件测试法非软件测试法内建自测试结构如左图所示，MBIST主要由三个部分构成：测试向量生成器：负责自动产生测试向量，并将其应用到待测电路的输入引脚上。内置的自测试控制器：负责管理存储在存储器上的数据输入和读取响应的时间。输出响应分析器：负责对待测电路的输出数据进行压缩比对，以便准确判断电路是否存在错误。MBIST结构示意图边界扫描边界扫描逻辑结构图

边界扫描的基本结构如左图所示，主要由以下硬件组成：测试存取通道（TAP）：TCK,TMS,TDI,TDO,TRST*(可选)TAP控制器指令寄存器（IR）测试数据寄存器（TDR）：边界扫描寄存器、器件ID寄存器、旁路寄存器、专用测试寄存器95基本原理

在被测核心逻辑电路的输入输出引脚添加边界扫描单元（BSC）和测试控制逻辑电路，并将BSC串连起来，通过TAP控制移入,捕获等操作，完成故障的检测。TAP控制器控制器状态转移图各个状态的功能与意义：Test_Logic_Reset：边界扫描测试结构完全失效，从而保证主逻辑在正常工作方式。Run_Test_Idle：测试闲置状态，也称为测试准备状态，在这种状态下，内核逻辑可以完成自检测试，例如内建自测试。Capture_DR：数据在TCK的上升沿被并行的装入由当前指令选择的测试数据寄存器中。Shift_DR：当前指令所选择的数据寄存器中的数据在每一个TCK的上升沿时刻，都向TDO方向移动一位。TAP控制器控制器状态转移图各个状态的功能与意义：Update_DR：数据在TCK的下降沿从移位寄存器并行锁存到数据锁存器中。Capture_IR：固定逻辑值在TCK的上升沿被装载到指令寄存器，并在Shift_IR状态下移出指令寄存器。Shift_IR：与Shift-DR相似，只是移位的对象为指令寄存器中的数据。Update_IR：串行移入到指令寄存器中的数据在TCK下降沿被并行锁存到锁存器中。一、IC测试的基本概念二、故障模型与故障仿真三、测试方法学四、可测性设计五、混合信号IC和模拟IC测试六、模拟和混合信号集成电路的测试流程五、混合信号IC和模拟IC测试1.模拟集成电路的主要技术指标其主要技术指标包括增益和速度，还有功耗、电源电压、线性度、噪声和最大电压摆幅等，另外还有前级和后级互相配合的问题。在设计中，这些参数互相制约，如图八边形法则。八边形法则模拟集成电路测试难点参数范围是连续值测试故障种类较多，不容易得到准确的故障模型‌测试仪器仪表的引脚负载和接口阻抗导致测量误差模拟电路测试过程中噪声影响测试的准确度工艺尺寸的不断减小，电源电压的降低和器件的二级效应对模拟电路的影响逐渐增大版图的设计差别也可能导致芯片工作失效混合信号集成电路的测试包含模拟和数字电路测试的全过程模拟信号和数字信号之间的互相影响，功能模块之间的集成互通模拟集成电路的故障模