可控m序列发生器的VHDL实现

1、可控m序列发生器的VHDL实现杨晶超1设计类型图1 n位线性反馈移位寄存器结构(1) n=5的m序列；(2) 反馈系数Ci=45(八进制)，转化为二进制为，即C0=1,C1=0,C2=0,C3=1,C4=0,C5=1；(3) 5级移位寄存器(D5D1)初始状态为10000。基于以上条件，得到输出周期为31的m序列为。2可控目标(1) 可以控制延迟若干个码元后开始发送；(2) 可以控制相邻两组m序列之间的发送间隔码元数；(3) 可以控制在发送若干组m序列之后结束。其中，延迟、间隔和结束均用高电平表示。3程序流程开始初始化反馈系数和初始状态延迟X个码元发送Y组间隔Z个码元的m序列结束图2 主流程图

2、开始count = count + 1发送m序列count X否是图3 延迟X个码元发送Z = Z 1发送m序列Z = 0是否检测到移位寄存器最后一个状态图4 间隔Z个码元发送cnt = cnt + 1cnt = Y是否检测到移位寄存器最后一个状态结束图5 发送Y组m序列4实现结果图6 延迟0个码元，间隔5个码元，发送2个周期图7 延迟1个码元，间隔10个码元，发送3个周期图8 延迟2个码元，间隔15个码元，发送4个周期附程序代码：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD

3、_LOGIC_UNSIGNED.ALL;entity m_sequence is generic (length: positive: =4; tap1: positive: =4;tap2: positive: =2); port (clk, reset: in bit; prbs: out bit);end m_sequence;architecture Behavioral of m_sequence is signal prreg: bit_vector (length downto 0); signal enable: std_logic:=0; signal enable2: in

4、teger: =0; signal cnt: integer: =0;beginprocess (clk)variable count: integer: =0; begin if (clkevent and clk=1) thenif (count 2 or cnt = 4) then -延迟2个码元，发送4个周期 count: = count + 1; enable =0; else enable =1; end if;end if;end process;process (clk, reset, prreg, enable)begin if reset=0 thenprreg1,othe

5、rs=0); -初始状态 elsif (clkevent and clk=1) and enable=1 thenprreg=prreg (length-1) downto 0) & (prreg (tap1) xor prreg (tap2);if prreg=01000 thenenable2=15;-间隔15个码元cnt=cnt+1;else enable2=0;end if;if enable2 /= 0 thenenable2 = enable2 - 1; prreg1, others=0);end if;end if;end process;process (enable, prreg (length)beginif e