第4章ALTERA的FPGA yy.ppt

1、,第四章,ALTERA的,CPLD与FPGA,器件,中国矿业大学 信电学院,主讲：付慧生 教授,现在我们以ALTERA的FLEX10K系列器件为例， 来介绍ALTERA的FPGA器件。 FLEX10K系列器件是业界 第一种嵌入式PLD产品。 FLEX（可更改逻辑单元阵 列）系列器件采用可重构 的CMOSSRAM单元,实现 了通用多功能门阵列所需 要的全部逻辑特性。,中国矿大 信电学院,编写：Fu,FLEX10K器件的性能特点 FLEX10K系列器件容量可达25万门,能够高密度、高 速度、高性能地将整个数字系统,包括32位多总线 系统集成于单个器件中 FLEX10K的结构可归属为嵌入式门阵列(F

2、PGA)。 像标准门阵列一样,嵌入式门阵列采用一般的门海 （SeaofGate）结构实现普通逻辑。并通过嵌 入逻辑块的方法来提高器件功能与提高工作速度。 由于FLEX10K器件的可编程性。在设计与调试时,允 许设计者全面控制嵌入式宏逻辑和一般逻辑, 反复 进行设计修改，更快地达到设计目标。,中国矿大 信电学院,编写：Fu,FLEX10K的基本组成 FLEX10K器件主要由嵌入式阵列EAB,逻辑阵列块LAB, 快速布线互连Fast Track和I/O单元等四部分组成。 每个FLEX10K器件中包含一些逻辑阵列块（LAB）和几 个嵌入式阵列块(EAB)。 EAB用来实现各种复杂的逻辑功能及存储数据

3、表格,如 实现微控制器、数字处理、数据传输等。 LAB用来实现一般性的逻辑功能,如计数器、加法器、 多路选择器等。 EAB和LAB结合而成的嵌入式门阵列具有高性能和高密 度特性,使得设计者可在单个器件中实现一个完整的 系统。,中国矿大 信电学院,编写：Fu,FLEX 10K/10KA/10KE器件 主要特征： 基于 Altera FLEX 增强型架构的SRAM工艺的器件 嵌入式可编程逻辑器件家族 执行RAMS和特殊逻辑功能的嵌入式阵列 高密度 10,000 250,000 典型门 57612,166 逻辑单元和 6,144 40,960 RAM 比特 灵活的互连 专用进位（Dedicated

4、carry）和 级联链（cascade chain） 高达6个全局时钟和4个清零信号 强大的 I/O 引脚 每一个 I/O 引脚都有一个独立的三态输出使能控制及漏 极开路输出控制,还有可编程输出电压斜率控制。 FLEX10KA、10KE、10KS器件还支持热插拔。,中国矿大 信电学院,编写：Fu,低功耗:,多 数 器 件 在 静 态 模 式 下 电 流 小 于 0.5mA, 有 工 作 电 压 为 2.5V/3.3V/5.0V的器件类别供用户选择。,高速度:,内部门延时时间极小，计数工作频率高(可达数百MHz)。,灵活的互连方式:,内部快速布线通道(Fast Track）能实现连续式布线结构，

5、 实现快速加法、计数、比较等算术逻辑功能的专用进位链和 实现高速、多输入（扇入）逻辑功能的专用级联链;多达六 个全局时钟信号和四个全局清除信号。,支持I/O多电压：2.5V,3.3V,5.0V，遵从PCI2.2总线标准。,中国矿大 信电学院,编写：Fu,多种配置方式: 内置JTAG边界扫描测试电路,可通过外部EPROM、智能 控制器或JTAG接口实现在电路重构(ICR）。,所有FLEX 器件都支持 ICR，可通过专用的配置器件,或JTAG接口或MCU控制器完成器件配置功能 必须在每次上电后予以配置, 典型的配置时间:,80100 ms,FLEX10K器件的配置通常是在系统上电时通过 存储于一个

6、Altera串行PROM中的配置数据,或 者由系统控制器提供的配置数据来完成。 配置数据也能从系统RAM或Altera的Bit Blaster 或Byte Blaster下载电缆获得。,中国矿大 信电学院,编写：Fu,FLEX10K的专用引脚 FLEX10K器件包括六个用于驱动寄存器控制端的专用 引脚和四个全局信号引脚,以确保高速低失真（小于 1.5ns）控制信号的有效分布。 这些信号使用了专用的布线通道,这些专用通道提供 了比Fast Track互连更短的延时和更小的失真. 四个全局信号可由四个专用输入引脚驱动,也可以由 器件内部逻辑驱动。这样就能方便的产生时钟分配信 号或用以清除器件内部多

7、个寄存器的异步清除信号。,中国矿大 信电学院,编写：Fu,FLEX10K的多种封装形式,FLEX10K系列器件的引脚数量为范围为84600,封装形式有TQFP、PQFP、BGA和PLCC等,相同封装中的Flex10K系列器件引脚相兼容 FLEX10K器件由Altera的Quartus和MAX+PLUS 开发系统支持,中国矿大 信电学院,编写：Fu,FLEX 10K 的结构图,1 IOE 8 IOE,IOE 1 IOE 8,IOE IOE IOE IOE,IOE IOE IOE IOE,1 IOE 8 IOE 逻辑阵列 LAB,EAB,EAB,逻辑阵列LAB,I/O单元 IOE 1 IOE 8,

8、逻辑单元 LE 中国矿大 信电学院,嵌入式 阵列 IOE IOE IOE IOE IOE IOE IOE IOE 编写：Fu,中国矿大 信电学院,编写：Fu,FLEX10K系列典型器件参数,中国矿大 信电学院,编写：Fu,中国矿大 信电学院,编写：Fu,中国矿大 信电学院,编写：Fu,设计某些典型电路所需要的系统资源,EAB 结构 什么是 EAB? 是在PLD中嵌入的一大块 RAM； 每个EAB可提供2048个存储位,可实现16个以上的 LEs所能 完成的复杂逻辑功能（实现100到600个门的逻辑功能） 能用一种模式预先载入数据，以实现预期的逻辑功能。如 实现乘法器、微控制器、状态机及复杂逻辑

9、等。一个EAB可 起到100到600个门的作用。 EAB 可灵活予以配置的 - 256x8/512x4/1024x2/2048x1 可利用EAB 生成大的查找表或ROM EAB可单独使用,也可组合起来使用。可以将EAB互连以产生 大型的逻辑功能块； RAM的使用并不妨碍逻辑单元的功能 PLD芯片在下载的同时，就实现EAB数据的加载,中国矿大 信电学院,编写：Fu,FLEX 10K EAB,中国矿大 信电学院,编写：Fu,输出时钟,输入时钟,Write Pulse,Circuit,RAM/ROM 2,048 Bits,256 x 8,512 x 4 1,024 x 2 2,048 x 1,D,1

10、1, 10, 9, 8,写使能,地址,1, 2, 4, 8,D,D,1, 2, 4, 8,数据输出,D,EAB contains,registers for,incoming and outgoing signals,数据输入,单个EAB可以实现一个带有8输入和8输出的44乘法 器。使用开发系统中提供的参数化功能模块（LPM功 能块）能方便、自动地使用EAB。 通过EAB可以用来实现较大的专用RAM块,消除了相关 的时序问题和布线问题。 EAB 用 作 RAM 时 , 每 个 EAB 能 配 置 成 2568 、 124 、 10242、20481等尺寸。更大的RAM可由多个EAB组 合在一起

11、组成。例如,两个2568的RAM块可组成一个 25616 的 RAM, 两 个 5124 的 RAM 可 以 组 合 成 一 个 5128的RAM,如下图所示。,中国矿大 信电学院,编写：Fu,中国矿大 信电学院,编写：Fu,中国矿大 信电学院,编写：Fu,逻辑阵列 逻辑阵列由一系列逻辑阵列块(LAB)构成。 每个LAB相当于96个可用逻辑门,可以构成一个中规模 的逻辑块,如8位计数器、地址译码器或状态机等。也 可以将多个LAB组合起来构成一个更大规模的逻辑块 每个LAB由八个逻辑单元（LE）及其它们的进位/级联 链、LAB控制信号以及LAB局部互连组成。 由八个LE构成的LAB容易实现高效布

12、线,提高器件利用 率和器件性能。 每个LE包含一个4输入的查找表（LUT）、一个可编程 触发器、进位链和级连链等。,中国矿大 信电学院,编写：Fu,6,4 4 4 4 4 4 4 4,8,4,22/26 4,LAB 逻辑 互连,(30/34 通道) LAB 控制 信号,Carry-In &,Cascade-In 2 LE 1 LE 2 LE 3 LE 4 LE 5 LE 6 LE 7 LE 8,到 互连 快速通道互连,16 4,16,8 24 8,FLEX 10K 逻辑阵列块 (LAB) Dedicated Inputs & Global Signals 快速通道互连,中国矿大 信电学院,2

13、Carry-Out & Cascade-Out 编写：Fu,中国矿大 信电学院,编写：Fu,144312,逻辑单元（LE） 逻辑单元(LE)是FLEX10K结构中的最小单元,它以紧凑的尺寸提 供高效的逻辑功能。 每个LE含有一个4输入查找表(LUT)、一个带有同步使能的可编 程触发器、一个进位链和一个级联链。 其中,LUT是一个4输入变量的快速组合逻辑产生器。每个LE都 能驱动局部互连和Fast Track互连,如下图所示。,中国矿大 信电学院,编写：Fu,FLEX 10K 逻辑单元 (LE),数据 1,数据 2 数据 3 数据 4,ENA,到逻辑阵反馈,到快速通道 互连,Carry Chai

14、n,Cascade Chain,LUT,Clear & Preset,Logic,D,Q,时钟选择,寄存器时钟 使能,Mux for Register Packing,Carry in,Cascade in,Carry Out,LAB Control 1,LAB Control 2,Device-Wide,Clear,LAB Control 3 LAB Control 4 中国矿大 信电学院,Cascade Out 编写：Fu,LE中的可编程寄存器可以配置为D、T、JK、RS触发器 每个触发器的时钟（Clock）、清除(Clear)、预置 (Preset)等控制信号可以由全局信号、I/O或任何

15、内部 逻辑驱动。 LE有两个驱动互连通道的输出信号。一个用于驱动局 部互连,而另一个用于驱动行或列Fast Track互连。这 两个输出信号能够单独控制。 例如可以用LUT（查找表）驱动一个输出而用寄存器驱 动另一个输出,这种特性称为寄存器打包。因为寄存器 和LUT可以用作互不相关的功能,所以这一特性能够提 高LE的利用率。,中国矿大 信电学院,编写：Fu,FLEX10K器件提供了两种类型的专用高速数据 通道:进位链和级联链 进位链和级联链连接到同行中所有LAB及LAB中 的所有LE。 它们连接相邻LE,但没有使用互连通道。 但是大量使用进位链和级联链，会显著降低布 局布线信号的传输速度。因此

16、使用进位链和级 联链限于对速度有要求的关键部分的设计。,中国矿大 信电学院,编写：Fu,1)进位链（Carry Chain ） 进位链提供LE之间非常快的（小于0.2ns）超前进位 功能。进位信号通过超前进位链从低序号LE向高序 位进位，同时进位到LUT和进位链的下一级。 这种结构特性使得FLEX10K器件能够实现高速计数器 、加法器和任意宽度的比较器功能。 进位链逻辑可以由Quartus和MAX+PLUS编译器在设 计处理时自动生成,或者由设计者在设计输入期间手 工建立。 LPM、Desing Ware等参数化逻辑功能块具有自动使 进位链的优点。 LAB可通过进位链来实现多于八个LE的链接。

17、,中国矿大 信电学院,编写：Fu,下图展示了如何利用进位链实现加法器、比 较器、计数器。其中LUT部分产生两位输入信 号和进位信号的“和”,并将它接到LE输出。 寄存器在实现简单加法器时被旁路掉,或在实 现累加器时起作用。进位链逻辑产生一个输 出信号,它直接连接到高一位的进位输入,最 后一个进位输出接到一个LE上,它可以作为一 个通用信号使用。,中国矿大 信电学院,编写：Fu,中国矿大 信电学院,编写：Fu,2）级联链（Cascade Chain） 级联链可以在最小的延时情况下实现多输入逻辑。 FLEX10K结构利用级联链, 可以实现很多扇入的逻 辑功能。 通过相邻的LUT并行计算逻辑功能的各

18、个部分,再用 级联链将这些中间值串接起来。 级联链可使用“与”逻辑或“或”逻辑来连接相邻的 LE的输出。 每增加一个LE,逻辑的有效输入宽度增加四个,而延 时增加约0.7ns。 多于8位的级联链可通过将多个LAB链接到一起来自 动实现 级联链可由MAX+PLUS编译器在编译时自动生成, 也可以由设计人员在设计输入时手工创建。,中国矿大 信电学院,编写：Fu,中国矿大 信电学院,编写：Fu,Fast Track互连 FLEX10K器件内部信号的互连和器件引脚之间 的信号互连是由纵横贯穿整个器件的快速通 道（Fast Track）互连提供的。,中国矿大 信电学院,编写：Fu,中国矿大 信电学院,编

19、写：Fu,中国矿大 信电学院,编写：Fu,快速通道（Fast Track）的线宽度,FLEX10K10 的I/O B 每个I/O引脚由位于行、列互连通道末端的I/O单元（ I/OE）连接。每个I/OE含有一个双向缓冲器和一个可 作为输入/输出/双向寄存器的触发器。 当I/OE作为输出时,这些寄存器提供5.3ns的时钟到输 出延时。 IOE还具有许多其它特性,如JTAG编程支持、摆率控制 、三态缓冲和漏极开路输出等。,中国矿大 信电学院,编写：Fu,中国矿大 信电学院,编写：Fu,中国矿大 信电学院,编写：Fu,下一代封装 1.0-mm FineLine BGA Packages Require

20、s Half the Board Area Minimizes Cost 嵌入式架构发展 Dual-Port RAM 4-Kbit EAB with x16 Width PCI-Compliant I/O,先进的处 技术 0.25-m CMOS SRAM Five-Layer Metal 2.5-V Core with MultiVolt I/O 5.0-V Tolerant Inputs,Altera 10KE 器件 突出 性能 DESIGNED FOR PCI 100-MHz SYSTEM SPEED 150-MHz FIFOs,ACEX 1K系列器件 ACEX 1K器件是Altera公司

21、在21世纪着眼于通信、音 频处理及类似场合的应用而推出的芯片系列, 该系列 器件有逐步取代FLEX 10K系列的趋势，成为人们首选 的常用ALTERA FPGA器件。 ACEX 1K器件具有如下优点：,1、高性能,ACEX 1K器件采用查找表(LUT)和EAB(嵌入式阵列块) 相结合的结构，特别适用于实现复杂逻辑功能和存储 器功能，例如通信中应用的DSP、多通道数据处理、 数据传递和微控制等。,2、高密度,典型门数为1万到10万门， EAB从2048位RAM提高到 4,096位RAM。,中国矿大 信电学院,编写：Fu,ACEX 1K系列器件,3、低功耗,器件内核采用2.5V电压，功耗低，能够提

22、供高达250MHz 的双向I/O功能，完全支持33MHz和66MHz的PCI局部总线 准。,4、灵活的内部互联,具有快速连续式、延时可预测的快速通道互连；能提供 实现快速加法器、计数器、乘法器和比较器等算术功能的 专用进位链和实现高速多扇入逻辑功能的专用级联链。,5、设计开发工具可以是 MAXPLUS,也可以是Altera的第二,代开发工具 Quartus软件。 典型器件ACEX EP1K50(实验室所用的器件) ACEX EP1K50的可用门数达50000，具有2880个逻辑单元, 10个嵌入系统块(EAB)。,中国矿大 信电学院,编写：Fu,APEX 20K Device Features ALTERA的高集成度的 APEX系列 FPGA,中国矿大 信电学院,编写：Fu,Altera面向21世纪的FPGA/SOPC器件 目前Altera公司的主流FPGA分为两大类：一类 是侧重低成本应用,容量中等,性能可以满足一 般的逻辑设计要求的FLEX10K系列、ACEX1K系 列器件，还有一类则是侧重于高性能应用（如 作为SOPC应用设计等）的FPGA/SOPC器件。这 类器件集成度高、容量大,性能能满足各类高 端应用。 这类高端应用的器件目前是APEX、Startix, Strat