EDA复习及考试大纲.ppt

1、EDA技术复习及考试大纲,东莞职业技术学院电子工程系,内容,第1章概述 第2章基本逻辑电路的VHDL描述 第3章数字电路的VHDL设计进级,题型,一、选择题（十题15空） 15 分 二、VHDL程序改错 （一题） 15 分 三、简答题（三题） 20 分 四、综合题（四题） 50 分,复习要点,EDA技术中的英文专业术语 EDA CPLD FPGA ASIC SoC HDL VHDL,复习要点,EDA开发流程,设计输入 原理图 硬件语言,设计准备,设计处理 优化 综合 适配 分割 布局 布线,器件编程,设计完成,功能仿真,时序仿真,器件测试,设计校验,器件验证,复习要点,数据类型 INTERGE

2、R，BOOLEAN，BIT，STD_LOGIC, STD_LOGIC_VECTOR, 标识符 信号 变量,复习要点,标识符的要求 使用的字符由26个英文字母、数字09以及下划线组成 标识符必须以英文字母开始，不区分大小写 不能以下划线结尾,下划线不能连续 标识符中不能有空格 标识符不能与VHDL的关键字重名。,复习要点,不完整条件语句与时序电路 完整条件语句与组合电路,IF s = 0 THEN y = a ; ELSE y = b ; END IF;,IF s = 0 THENy = a ; END IF;,复习要点,实现时序电路的VHDL不同表述 Moore型和Mealy型状态机,PROC

3、ESS (clk,clr) BEGIN IF clkEVENT AND clk = 1 THEN IF clr=0 THEN q=0; ELSE q = d ; END IF; END IF; END PROCESS ;,PROCESS (clk,clr) BEGIN IF clr=0 THEN q=0; ELSIF clkEVENT AND clk = 1 THEN q = d ; END IF; END PROCESS ;,复习要点,VHDL程序改错,程序2： Architecture one of sample is variable a, b, c : integer; begin c

4、 = a + b; end;,程序1： Signal A, EN : std_logic; Process (A, EN) Variable B : std_logic; Begin if EN = 1 then B = A; end if; end process;,复习要点,实体描述及其对应的原理图符号元件,ENTITY AA IS PORT ( a: IN std_logic; b: IN std_logic; c: IN std_logic; d: OUT std_logic; e: OUT std_logic); END AA;,复习要点,端口模式IN、OUT、INOUT和BUFFE

5、R的说明,IN,OUT,INOUT,BUFFER,复习要点,VHDL设计文件与其相应的RTL图,例2-5,复习要点,用CASE语句设计电路,CASE IS When = ; . ; ； When = ; . ; ； . WHEN OTHERS = ; END CASE ；,复习要点,编码器和译码器的描述（WHEN ELSE）,WHEN ELSE语句语法格式,目标量 = 表达式1 WHEN 条件1 ELSE 表达式2 WHEN 条件2 ELSE . 表达式n ；,复习要点,根据相应状态转换图，写出状态机的代码设计,复习要点,library ieee; use ieee.std_logic_116

6、4.all; - entity counter is port (rst, clk: in std_logic; count: out std_logic_vector(3 downto 0); end counter; - architecture one of counter is type state is (zero, one, two, three, four, five, six, seven, eight, nine); signal current_state, nx_state: state; begin -时序逻辑进程- process (clk, rst) begin i

7、f (rst = 1) then current_state = zero; elsif (clkevent and clock=1) then current_state = nx_state; end if; end process;,-组合逻辑进程- process ( current_state) begin case current_state is when zero= count count count count=“1001”; nx_state=zero; end case; end process; end one;,复习要点,复习要点,根据电路图写出VHDL文件。,复习要

8、点,LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY two_d_ff IS PORT (d,a,clr,clk: IN STD_LOGIC ; qq:OUT STD_LOGIC); END two_d_ff; ARCHITECTURE two OF two_d_ff IS SIGNAL q1,q2: STD_LOGIC; BEGIN,复习要点,p1: PROCESS (clk,clr) BEGIN If clr =0 THEN q1=0; Elsif clkEVENT AND clk=1 THEN q1=NOT (a OR q2); END IF; END PR