C6000体系结构与汇编语言4--存储器

1、C6000体系结构与汇编语言之四-存储器,本章内容,1. Cache 2. C620 x/C670 x的片内存储器 3. C621x/C671x/C64x的片内2级存储器 4. C6000片外存储器和EMIF,Cache存储系统,处理器最常采用的一种高速存储系统 由高速缓存Cache和主存储器构成 Cache存储系统的目的主要是为了提高存储系统访问的速度。在处理器片上的Cache缓存器的访问速度可达处理器主时钟的频率，而处理器片外的主存储器的速度要比Cache低510倍. Cache存储系统全部由硬件来调度,Cache存储系统组成,Cache系统组成原理,Cache系统工作原理,Cache和主

2、存储器都划分成相同大小的块（有的地方也称行，line） 块（Block）的大小是2的整次幂，一块包含若干字，字可分为字节。 Cache与主存储器之间以块为单位进行数据交换。 主存储器的块可以采用某种地址映象和地址变换映射到Cache上的块。,Cache系统工作原理(全相联),映射方式：直接映射,b=B mod Cb b： Cache块号 B：主存块号 Cb：Cache的块容量,主存的一个区的容量和cache的大小相同。直接映射方式把主存各区中相对块号系统的那些块映象到cache中同一块号的那个特定块中。,映射方式：直接映射,To C62/C67 Cache,C6000的IRAM请求的来源,片内

3、RAM是资源的一部分 CPU和DMA是最主要的两个访问者 DMC和PMC控制访问者与资源之间的通信,C6000的片内存储器资源,C620 x/C670 x IPRAM,程序存储器的结构,C6201/C6204/C6205/C6701的片内程序存储器与控制器,C6202(B)/C6203(B)的片内程序存储器与控制器,IPRAM模式,两种工作状态:由CSR的PCC位控制 静态存储器 高速缓存cache 4种模式 存储器映射 cache使能 cache冻结 cache bypass Cache flush:存储器映射 cache使能,C620 x/C670 x Cache的结构,直接映射式：cac

4、he的行（line）容量256-bit，可容纳8条32-bit的指令。Cache中每一行对应一个取指包，直接映射外存中某个地址的内容。,回原理,C620 x/C670 x对程序存储器的存取,DMA对PM的读写：芯片复位后，程序存储器默认设置为存储器映射模式，以便能够由DMA控制器向片内程序存储器加载代码。 DMAC与CPU访问PM的优先级： 存储器映射模式下，允许DMA控制器对程序存储器进行32-bit的读写。此时CPU的优先级始终高于DMA控制器。（不同于访问DM的DMA和CPU,优先级可设） 跨block的DMA：不允许C6202/C6203，DMA的一次数据传输不能跨越Block 0和B

5、lock 1的地址边界，如果访问需要跨越RAM块，则只能由两次DMA任务来完成。,C620 x/C670 x的片内数据存储器,C6201/C6204/C6205片内数据存储器的组织结构：,思考：为什么分为多个bank？2个block？,C6701片内数据存储器的组织结构,思考：为什么C67的bank数为8？C62为4？,C620 x/C670 x对片内数据存储器的访问,数据访问的格式控制：边界限制 DMA数据传输优先级,C621x/C671x/C64x的片内两级存储器,两级高速缓存结构 片内的第一级程序cache称为L1P，第一级数据cache称为L1D，程序和数据共享的第二级存储器称为L2。

6、,C621x/C671x/C64x的L1P,直接映射结构 访问L1P cache 阻塞：CPU的取指访问如果命中L1P，将单周期返回需要的取指包。如果没有命中L1P，但是命中L2，对C621x/C671x，CPU将被阻塞5个周期；对于C64x，CPU将被阻塞07个周期，具体数字取决于执行包的并行度以及当时所处的流水节拍。,64组,512组,Cache标识,C621x/C671x/C64x的L1D,双路组联想结构 访问L1D cache 阻塞:CPU的数据访问如果命中L1D，将单周期返回需要的数据。如果没有命中L1D，但是命中L2，对于C621x/C671x，CPU将被阻塞4个周期；对于C64x

7、，CPU将被阻塞28个周期。,C621x/C671x/C64x的L2,5种模式：L2设定为cache还是：,C64x+的L2,C6000的EMIF 接口,概述DSPs访问片外存储器时必须通过EMIF（External Memory Interface）。C6000系列DSPs的EMIF具有很强的接口能力，可以与目前几乎所有类型的存储器直接接口，包括：（1）pipeline 结构的同步突发静态RAM（SBSRAM）（2）同步动态RAM（SDRAM）（3）异步器件，包括SRAM、ROM、FIFO等外部共享存储空间的设备 同步和异步,不同芯片的EMIF接口（1）,放ROM,不同芯片的EMIF接口（2

8、）,C6455 EMIFA: 宽度：64bits；空间数目：4个；可寻址空间：8MB； 同步时钟：独立的ECLKIN，或者CPU分频，可编程； 支持访问字长：8/16/32/64bits 支持Flash，不支持SDRAM C6455 DDR2 SDRAM接口: 宽度：32bits；空间数目：1个；可寻址空间：512MB； 同步时钟：250MHz； 支持访问字长：8/16/32 只支持DDR2-SDRAM,C6201/C6701 EMIF的接口信号,C6455 EMIF的接口信号,访问地址,C P U,PMC,DMC,EMIF,A2:A21,A2:A31,C620 x/C670 x EMIF的寻

9、址能力,一般情况下EA2信号对应逻辑地址A2，但这并不意味着C620 x/C670 x DSPs访问外存时只能进行Word（32bit）或Double-word（64-bit）的存取，实际上内部32bit地址的最低2/3位经译码后由BEx输出，能够控制字节访问。,异步接口,异步接口,异步存取时序,CExCTL寄存器Setup/Strobe/Hold这3个控制位设置时序,Synchronous Burst SRAM (SBSRAM),Pipelined 存储器访问,Synchronous Burst SRAM (SBSRAM),Pipelined 存储器访问 “Burst” 模式允许处理器每四次连续访问只产生一个地址; 部分C6x 没有利用该特征,SBSRAM接口,地址输出2周期后，数据有效 可以实现每个时钟周期完成一个数据存