硬件描述语言VHDL基础

1、2 硬件描述语言VHDL基础,2.1 概述,2.2 VHDL的主要构件,2.3 数据类型和运算,2.4 行为和结构描述,2.1 概 述,1. 组合电路传统的设计方法:,逻辑命题列真值表 化简逻辑函数画逻辑电路图。,2. 传统的设计方法缺点(对于复杂数字系统的设计):,a. 很繁琐;,b.不便于互相交流;,c.难以了解设计的正确性;,3. 硬件描述语言HDL (Hardware Description Language),a. 便于利用计算机进行数字系统辅助设计。,b. 便于交流和存档。,HDL是描述电子系统硬件行为、结构和数据的语言，是一种描述复杂数字电路的工具，是设计者与电子设计自动化(ED

2、A)软件之间的界面。,HDL的特点：,c. 不同的HDL有很大的差异，便于交流和推广。,VHDL是一种标准化的硬件描述语言，它支持系统级、寄存器级和门级三个不同层次的设计。在数字系统从顶到底(Topto-Down)设计的全过程中，都可利用这同一种硬件描述语言进行设计、模拟和存档。,4. VHDL(VHSIC Hardware Description Language),VHSIC Very High Speed Integrated Circuit,自从IEEE 1987年和1993年公布了VHDL的标准版本之后，各EDA公司纷纷加入这一标准化的行列。,VHDL的优点：,a. 覆盖面广，描述能

3、力强，是一个多层次的硬件描述语言；,b. 可读性好；,c. 生命期长，其硬件描述与工艺技术无关；,d. 支持大规模设计的分解和已有设计再利用；,e. 已成为IEEE承认的一个工业标准，成为一种通用的硬件描述语言。,2.2 VHDL的主要构件,2.2.1 实体,实体VHDL设计电路的最基本部分，它描述一个设计单元的外部接口以及连接信号的类型和方向。,当一个实体经过编译并被放入库中之后，它就成为其他设计可以采用的一种元件。,1. 实体的一般格式:,ENTITY 实体名 IS, PORT(端口表)；,实体说明部分；,实体语句部分；,END ENTITY 实体名；, BIGIN,2. 举例,或门的实体

4、,ENTITY orgate IS,PORT ( a，b：IN BIT ； z：OUT BIT )；,END orgate；,3. 实体的格式,2.2.2 结构体,电路描述部分称之为结构体(ARCHITECTURE)，它用于描述设计单元内部的行为、元件及连接关系。,architecture behave of orgate is begin or_func：process (a，b) begin if (a=1 or b=1) then z=1； else z=0； end if； end process or_func； end behave；,2. 举例,或门的结构体,3. VHDL主要采

5、取的描述方式,a. 行为描述: 描述该设计单元的功能。主要使用函数、过程和进程语句，以算法形式描述数据的变换和传送。,b. 结构描述:描述该设计单元的硬件结构，即该电路是如何构成的。主要使用配置指定语句及元件例化语句描述元件的类型及互连关系。,包含一个实体和一个或一个以上结构体的VHDL程序就是一段完整的VHDL程序。,2.2.3 程序包,程序包(PACKAGE)是一种使包体中的元件、子程序、公用数据类型和说明等对其它设计单元可调用的设计单元。,程序包包括程序包说明和程序包体。,PACKAGE 程序包名 IS 说明部分 END 程序包名,1. 程序包说明的一般形式,PACKAGE BODY 程

6、序包名 IS 说明部分 END 程序包名,2. 包体的一般形式,3. 程序包的调用,包体中的子程序体和基本说明不能被其它VHDL单元使用，程序包中的说明是公共的，是可调用的。,如果一个程序包中所定义的内容可以被调用，应在VHDL单元前加上use语句。,例如，调用程序包ieee.std_logic_1164.all中的内容。,library ieee； use ieee.std_logic_1164.all；,2.2.4 库,库（LIBRARY）是用来存放可编译的设计单元的地方，可以放置若干个程序包。,VHDL语言库分为设计库和资源库。,设计库对当前项目是可见、默认的，无需用LIBRARY语句声

7、明。设计库包括WORK和STD库。,WORK库相当于一个临时仓库，用于保存当前项目中设计成功、正在验证、未仿真的中间器件。一个项目对应一个WORK库。,资源库是把常用的工具、元件和模块等设计资源集中打包，它存放常规元件和标准模块，供其它项目引用。,2.3 数据类型和运算,1. VHDL硬件描述语言中的三类对象：,信号、变量和常量。,VHDL是一种非常严格的数据类型化语言，规定每个信号、常量、变量或表达式都要有确定的数据类型。,2. 数据类型,数据类型大体分为标量型和复合型。,2.3.1 标量数据类型,1. 标量数据类型包括：字符、位、布尔量、实数、整数、物理单位和枚举等。,2. 标量数据类型说

8、明的一般形式,type类型名is类型定义,a. 一个字符放入单引号中就定义了一个字符:x，字符可以是a z 中任一个字符、0 9中的数字和特殊字符等等。,b. 数字系统中的信号经常用位来表示，表示的方法是用0或1来表示一个位的两个可能值。,c. 一个布尔文字用来表示真(True)或者假(False)。,d. 枚举类型,枚举类型定义在形式上是括号括起来的枚举文字表。,枚举文字既可以是标识符，也可以是字符文字。,它指定了一个范围限制、一个基本单位、零个或多个次级单位，每个次级单位都是基本单位的整数倍。,e. 物理类型,2.3.2 复合数据类型,2.3.3 IEEE标准数据类型“std_logic”

9、和std_logic_vector”,“STD_LOGIC”和“STD_LOGIC_VECTOR”是IEEE标准化数据类型，使用它们以前必须写出库IEEE和程序包集合std_logic说明语句library IEEE和use ieee.std_logic_1164.all，否则，编译时就会出错。,2.3.4 运算及运算符,逻辑代数中的各种逻辑运算如与、或、非等在VHDL中都有专门的运算符号，如and、or、nand、nor、xor和not等。逻辑运算所涉及的对象必须事先定义为bit、bit_vector或boolean等数据类型，运算符not的优先级别最高。,library ieee； use

10、 ieee.std_logic_1164.aLL； entity muls is port (a，b，c：in bit ； z ：out bit)； end muls； architecture ex of muls is begin z = a and not(b or c)； end ex；,例4 运算符优先级的举例,2.4 行为和结构描述,进程就是VHDL中最主要的并发语句，是联系顺序层和并发层的一种纽带。并发层使VHDL可以在同一模拟时间运行许多不同的进程。,VHDL定义的数字系统的行为：,顺序(Sequential)层和并发(Concurrent)层。,顺序层就是在每一个进程中用顺序

11、语句规定它没一步的行为；,并发层就是定义这些进程互相的关系，特别是它们之间的信息传递问题。,2.4.1 进程,进程(process) ：行为描述构造体中的一部分，它用时序语句描述了硬件的行为。,进程名 process 敏感信号表 变量说明语句； begin 顺序说明语句； end process 进程名；,进程句法的一般形式:,2.4.2 并发行为,用硬件描述语言VHDL所设计的电子系统实际工作时是并行操作，所以系统中的元件在模拟时间上应该同时运行。并发语句就是用来表示这种并发行为的。,VHDL语言中电路描述部分(architecture)中的语句都是并行的，在字面上的顺序并不代表它们的执行顺

12、序。,2.4.3 VHDL的行为描述,行为描述是一种抽象的描述，它不具体对应电路的实现，是用算法来对单元的功能进行描述。,例1 加法器的行为描述,library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; entity adder is port (op1, op2: in unsigned(7 downto 0)； result: out INTEGER); end adder; architecture maxpld of adder is begin result = conv_integer(op1 + op2); end maxpld;,2.4.4 VHDL的结构描述,要描述一个设计单元的硬件结构，就是要描述它由那些元件组成，以及它们之间的连接关系。结构描述比行为描述更为具体化，它的基本单元是“调用元件语句”，这些元件通常是放在库里的已编译好的低层设计单元，在进行顶层设计时调用。,entity compare is port (a,b：in bit；c：out bit)； end compare ； architecture struct of compare is signal i：bit； component xr2 port