传输与处理综合设计报告

1、电子科技大学通信与信息工程学院传输与处理综合设计报告用可编程器件GAL16V8设计可变长度的序列信号发生器班 级 学 生 王 东 学 号 教 师 饶力 【设计名称】用GAL16V8设计可变长度序列信号发生器【设计目的】传输与处理综合设计是一门结合专业的独立的实践课程，是培养高年级学生在学完专业基础课后，综合所学知识进行工程设计的一项基本能力训练。设计时，在微机上用机助设计方法，以可编程逻辑器件为主要器件，设计出通信设备中各种专用部件，并在编程器上烧录后，进行硬件测试，以验证设计的正确性。要求：1. 掌握伪随机序列的基本性质及伪随机序列发生器的设计方法。2. 掌握从给定长度的m序列中截短为设计所

2、给长度的设计方法。3. 掌握可编程器件GAL16V8的使用方法，并学会用该器件设计可变长度序列信号发生器。 4.掌握FM软件的使用方法。5.熟悉伪随机序列在通信系统中地位和用途。【设计内容】 在掌握伪随机序列性质的基础上，设计给定长度的伪随机序列信号发生器，也即设计给定n后（n为移位寄存器的级数）最长线性反馈移位寄存器序列。并在给定n产生的最长序列的基础上，截短出课题给出的序列长度，并用FM软件对可编程器件GAL16V8进行编程，以实现长度不同的序列信号发生器。 对可编程器件烧录完成后，为了验证设计者设计是否正确，还需将所设计的器件进行硬件测试，以便检验设计是否达满足要求。一、伪随机序列 随机

3、噪声在通信技术中首先是作为有损通信质量的因素受到人们的重视的。信道中存在随机噪声会使模拟信号产生失真，或使数字信号解调后出现误码；同时，它还是限制信道容量的一个重要因素。因此，人们最早是企图设法消除或减小通信系统中的伪随机噪声。但是，有时人们也希望获得随机噪声。例如，在实验室中对通信设备或系统进行测试时，有时要故意加入一定的随机噪声，这时就需要产生它。随着通信理论的发展，早在20世纪40年代末，香农（Shannon）就曾指出，在某些情况下，为了实现最有效的通信，应采用具有白噪声的统计特性的信号。另外，为了实现高可靠性的保密通信，也希望利用随机噪声。然而，利用随机噪声的最大困难是它难以重复产生和

4、处理。直到60年代，伪随机噪声的出现才使这一困难得到解决。伪随机噪声具有类似于随机噪声的一些统计特性，同时又便于重复产生和处理。由于它具有伪随机噪声的优点，又避免了它的缺点，因此获得了日益广泛的应用。目前广泛应用的伪随机噪声都是由数字电路产生的周期序列。在设计数字通信系统时，通常都假设信源序列是随机序列，而实际信源发出的序列不一定满足这个条件，特别是信源出现长0串时，给接收端提取定时信号带来一定困难。解决这个问题的办法，除了用码型编码的方法以外，也常用m序列对信源序列进行“加乱”处理，有时也称扰码，以使信源序列随机化。在接收端再把“加乱”了的序列，用同样的m序列“解乱”，即进行解扰，恢复原有的

5、信源序列。从更广泛的意义上来说，扰码能使数字传输系统对各种数字信息具有透明性。这不但因为扰码能改善位定时恢复的质量，而且它还能使信号频谱分布均匀且保持稳恒，能改善有关子系统的性能。扰码的原理基于m序列的伪随机性。下面首先了解m序列的产生和性质。二、 m序列的产生和性质m序列是最常用的一种伪随机序列，它是最长线性反馈移位寄存器的简称。m序列是由带线性反馈的移位寄存器产生的序列，并且具有最长周期。由n级串接的移位寄存器和反馈逻辑线路可组成动态移位寄存器，如果反馈逻辑线路只用模2和构成，则称为线性反馈移位寄存器；如果反馈线路中包含“与”、“或”等运算，则称为非线性反馈移位寄存器。带线性反馈逻辑的移位

6、寄存器设定初始状态后，在时钟触发下，每次移位后各级寄存器状态会发生变化。其中任何一级寄存器的输出，随着时钟节拍的推移都会产生一个序列，该序列称为移位寄存器序列。以图1所示的4级移位寄存器为例，图中线性反馈逻辑服从以下递归关系式： （11） 图1 4级移位寄存器即第3级与第4级输出的模2和运算结果反馈到第1级去。假设这4级移位寄存器的初始状态为0001，即第4级为1状态，其余3级均为0状态。随着移位时钟节拍，各级移位寄存器的状态转移流程图如表1所示。表1 m序列发生器状态转移流程图在第15个节拍时，移位寄存器的状态与第0拍的状态（即初始状态）相同。因而从第16拍开始必重复第1至第15拍的过程。这

7、说明该移位寄存器的状态具有周期性，其周期长度为15。如果从末级输出，选择3个0为起点，便可得到如下序列： 由上例可看出，对于n4的移位寄存器共有2416种不同的状态。上述序列中出现了除全0以外的所有状态，因此是可能得到的最长周期序列。只要移位寄存器的初始状态不是全0，就能得到周期长度为15的序列。其实，从任何一级寄存器所得到的序列都是周期长度为15的序列，只不过节拍不同而已，这些序列都是最长线性反馈移位寄存器序列。将图1中的线性反馈逻辑改为 （12）如图2所示。如果4级移位寄存器的初始状态仍为0001，可得末级输出序列为 图2 修改反馈逻辑后的4级移位寄存器其周期为6。如果将初始状态改为101

8、1，输出序列是周期为3的循环序列，即 当初始状态为1111时，输出序列是周期为6的循环序列，其中一个周期为 以上4种不同的输出序列说明，n级线性反馈移位寄存器的输出序列是一个周期序列，其周期长短由移位寄存器的级数。线性反馈逻辑和初始状态决定。但在产生最长线性反馈移位寄存器序列时，只要初始状态非全0即可，关键要有合适的线性反馈逻辑。n级线性反馈移位寄存器如图3所示。图中Ci表示反馈线的两种可能连接状态，Ci1表示连接线连通，第ni级输出加入反馈中；Ci0表示连接线断开，第ni级输出未参加反馈。因此，一般形式的线性反馈逻辑表达式 （mod2） （13）图3 n级线性反馈移位寄存器将等式左边的an移

9、至右边，并将（C01）带入上式，则上式可改写为 （14）定义一个与上式相对应的多项式 （15）其中的幂次表示元素相应的位置。式（15）称为线性反馈移位寄存器的特征多项式，特征多项式与输出序列的周期有密切的关系。可以证明，当满足下列3个条件时，就一定能产生m序列：（1）是不可约的，即不能再分解因式；（2）可整除，这里；（3）不能整除，这里。满足上述条件的多项式称为本原多项式。这样，产生m序列的充要条件就变成如何找本原多项式。以前面提到的4级移位寄存器为例。4级移位寄存器所能产生的m序列，其周期为p24115，其特征多项式应能整除。将进行因式分解，有以上共得到5个不可约因式，其中有3个4阶多项式，

10、而可整除，即 故不是本原多项式。其余2个是本原多项式，而且是互逆多项式，只要找到其中的一个，另一个就可以写出。例如就是图1对应的特征多项式，另一个是。 寻求本原多项式是一件繁琐的工作，由计算得到的结果已列成表。表2给出其中部分结果，每个n只给出一个本原多项式。为了使m序列发生器尽量简单，常用的是只有3项的本原多项式，此时发生器只需要一个模2加法器。但对于某些n值，不存在3项的本原多项式。表中列出的本原多项式都是项数最少的，为简便起见，用八进制数字记载本原多项式的系数。由系数写出本原多项式非常方便。例如n4时，本原多项式系数的八进制表示为23，将23写成二进制码010与011，从左向右第一个1对

11、应于C0，按系数可写出；从右向左的第一个1对应于C0，按系数可写出，其过程如下：表2 本原多项式系数表2 30 1 0 0 1 1C0 C1 C2 C3 C4 C4 C3 C2 C1 C0 和为互逆多项式，即10011与11001互为逆码。所以在表2中每一本原多项式可以组成两种m序列发生器。 m序列有如下性质（1） 由n级移位寄存器产生的m序列，其周期为2n1。（2） 除全0状态外，n级移位寄存器可能出现的各种不同状态都在m序列的一个周期内出现，而且只出现一次。因此，m序列中1和0的出现概率大致相同，1码只比0码多一个。（3） 在一个序列中连续出现的相同码称为一个游程，连码的个数称为游程的长度

12、。m序列中共有2n1个游程。例如：在其一个周期（m个元素）中，共有8个游程，其中长度为4的游程有一个，即“1111”；长度为3的游程有一个，即“000”；长度为2的游程有两个，即“11”与“00”；长度为1的游程有四个，即两个“1”和两个“0”。m序列中共有2n1个游程，其中长度为1的游程占1/2，长度为2的游程占1/4，长度为3的游程占1/8，以此类推，长度为k的游程占2k。其中最长的游程是n个连1码，次长的游程是n1个连0码。五、 通用阵列逻辑器件GAL简介1.什么是GAL器件 可编程逻辑器件PLD（Programmable Logic Device）是一种专用集成电路，具有结构灵活，集成

13、度高、处理速度快、可靠性好的特点。PLD的器件类型很多，通用阵列逻辑GAL（Generic Array Logic）器件是其中的一种高性能的PLD产品。GAL器件采用灵活的可编程I/O结构，在几十纳秒内可完成芯片的编程或擦除，可反复改写数据100次，数据可保持20年。GAL美国Lattice半导体公司生产的E2CMOS可编程器件的专用商标。2.GAL产品分类GAL产品分为普通型、通用型、异步型、FPLA型和在线可编程型5个系列，如表3所示，其中主要参数也列在表内。其正常工作条件和极限工作条件，分别列在表4中。（1）普通型GAL器件包括输入缓冲器，输出三态缓冲器，输出反馈/输入缓冲器，输出逻辑宏

14、单元和时钟及输出使能信号缓冲器。（2）通用型GAL器件通用型GAL器件采用的工艺和基本结构与普通型GAL器件相同，通用型器件在普通型器件基础上，简化了输出逻辑宏单元的结构，增加了阵列的规模，还向用户提供了两个专用乘积项（异步复位AR乘积项和同步置位SP乘积项），因此在设计组合逻辑和时序逻辑时，使用通用型GAL器件带来了更强的灵活性。（3）异步型GAL器件 不论是普通型还是通用型GAL器件，都只有一个时钟输入脚，所有输出寄存器都在同一时钟下工作。这类器件难以实现在不同时钟下工作的异步时序逻辑，异步型GAL器件就是针对这一问题特别研制出来的。（4）FPLA型器件 这类器件在芯片内部集成了两个可编程

15、的门阵列与门阵列和或门阵列。由于有两个可编程的门阵列，在设计状态机时就非常灵活了。（5）在线可编程GAL器件这类器件具有在线可编程和诊断能力，其内部集成了一个功能模块，这一模块只需要应用系统中5V电源电压，就能够提供编程，诊断所必须的电压和控制信号，因此，它可以不用专门的编程器即可完成在线编程，使用更加灵活方便。GAL器件的命名方法如图13所示。器件名称中的两个数字也有一定的含意，第一数字指的是与门阵列的输入量，这个数字也表示器件的最大输入数；第二个数字指的是输出逻辑宏单元OLMC总数，这个数字也表示器件最大输出数。图13 GAL器件的命名方法表3 GAL产品简介表4 GAL极限工作条件和正常

16、工作条件表32 GAL器件的极限工作条件与正常工作条件3.普通型GAL器件普通型GAL器件包括GAL16V8、GAL16V8A、GAL16V8B、GAL20V8、GAL20V8A、GAL16V8B等6种型号。其中GAL16V8、GAL16V8A、GAL16V8B在结构上是基本相同的。我们以GAL16V8为例介绍GAL器件。(1) 基本功能框图PLD基本功能方框图如图14所示图14 PLD器件基本框图PLD器件是能由用户组态的逻辑器件，它能输出由输入数据规定的用户功能，把一系列的电压脉冲加到器件上时，该芯片即被编程，同时其结构也被组态。（2）GAL16V8的逻辑电路图 普通型GAL器件之一是GA

17、L16V8，它的逻辑电路图如图15所示。它包括输入缓冲器（左面8个缓冲器）、输出三态缓冲器（右面8个缓冲器）、与门阵列、输出反馈/输入缓冲器（中间一列8个缓冲器）、输出逻辑宏单元OLMC（或门阵列包含在其中）以及时钟和输出选通信号输入缓冲器。与门阵列由88个与门构成，共形成64个乘积项。每个与门有32个输入端。GAL16V8用双列直插封装，共20个引脚，其中引脚29固定作输入引脚，引脚1在时序逻辑时作时钟输入，引脚11作使能控制，引脚1219作输出引脚，其中15和16脚为专用输出引脚，而引脚1，11，12，13，14，17，18，19也可以配置为输入引脚。因此输入最多可达16个，输出最多可达8

18、个，这就是命名中的16和8的含意。引脚10接地，引脚20接电源VCC。图15 GAL16V8的逻辑电路图在图15中，输入缓冲器和输出缓冲器都采用互补输出结构，其中其表示方法和真值表如图16所示。图16 输入缓冲表示法在图15中，可编程的部分是与门阵列，共有8组与门，每组中含8个与门，每个与门有16个输入线，如果全部画出，显得很繁琐，因此与门采用简化表示法，如图17所示，为了与传统的表示法对比，图中以3个输入（A，B，C）的“与”门为例，分别画出两种图形。PLD简化画法似乎有三个相同的输入，但这种画法实际上代表了传统画法的三个不同输入。多输入与门的输出D，称为“乘积项”。在图17中的与门阵列中三

19、种连接法：固定连接、编程连接和被擦除（断开），也在图17中表示。图17 与门的表示和三种连接图18描述了“与”门不执行任何功能的条件，由图可看到输出为D的“与”门连接了所有的输入项：其方程为用布尔代数化简为,上式表示，一个输入缓冲器的互补输出全部连接到某一单独的乘积项时，该成乘积项输出总为逻辑0。图18 “与”门缺省选择情况 当所有的输入缓冲器全部连接到某一个乘积项时，可用图18中的E乘积项的速记符号表示。因为在设计中，常常会在某一个乘积项的连接点全部被编程使用，故这种简单的表示方法对于设计者来说显然是方便的。但要注意，该表示方法即意味着该乘积项输出总为逻辑0电平。 相反，输出F无任何输入项和

20、其连接，这一乘积项总是“浮动”到逻辑1，导致“或”门关门。这种乘积项为1的设计显然是不合理的，应避免之。（3）输出逻辑宏单元OLMC（Output Logic Cell）GAL16V8输出逻辑宏单元如图19所示。下面对内部结构简介如下：或门是构成或阵列的基本元件，一个或门有8个输入端，它们是与阵列的8个与门输出，即共有8个乘积项，其中7个直接连到或门输入，第一乘积项经PTMUX连接。因此或门输出是8个或7个乘积项。异或门的作用是选择输出信号的极性。当XOR(n)为1时，起反相器作用，否则起同相器作用。XOR(n)中的n是引脚号。D触发器（寄存器）对异或门的输出状态起记忆（或存储）作用，使GAL

21、器件适合于时序逻辑电路。图19 OLMC的内部结构四个多路开关（MUX）在结构控制字的作用下，设定输出逻辑宏单元的组态。PTMUX是乘积项多路开关，在控制字ACO和AC1（n）控制下，选择或门的第一乘积项来自与阵列或地电平。当或门为地电平时，与阵列的第一项作三态门的使能控制用。OMUX是输出多路开关，在控制字ACO和AC1(n)控制下，选择输出来自异或门（此时为组合逻辑）或者D触发器（此时为时序逻辑）。TSMUX是三态多路开关，输出为三态门的控制信号，输入信号在控制字ACO和AC1(n)控制下，分别选择下列四个输入之一：与门阵列的第一项，OE（来自引脚11的外加信号），地或VCC。FMUX是反

22、馈多路开关，输出是送回与阵列作为反馈输入信号，输入信号在控制字ACO,AC1(n)和AC(m)作用下，选择下列信号之一：D触发器的/Q,本级OLMC输出（n），邻级OLMC输出（m）和地。有了这些电路和四个多路开关，就可把“与或”运算配置成三种工作模式：简单模式（纯组合逻辑），寄存器模式（纯时序逻辑）和复合模式（二种逻辑）。 并且输出也可配置成高电平有效或低电平有效。控制字的设定都是由开发软件自动设定的，无需用户设计。(三)序列码发生器程序设计1.m序列的产生图21 6级D触发器组成的最长序列发生器（1）其本原多项式为：F(x)=1+X+X6 。初始状态设定为，n6，查表12得f为（6，1），

23、即在时钟的驱动下，可得m序列2. 寻找起跳状态方法如下：首先求出2n1的序列作为序列，再将2n1序列向左移2n1M位，得到序列，将两序列各位对应进行模2加，得序列。在序列中寻找1000（n1个连0）的地方，其对应位置序列的n位码就是起跳状态。Q6输出序列为 ：: 左移27位： =: 序列中 （5个连0）处对应序列的四位代码为，此即为起跳状态。3. 求M=36的序列信号可以在63长度的序列中，从起跳状态开始，消去27位码元，剩下的码元即组成36长度的序列信号：0004. 设计产生长度为36的序列信号的逻辑表达式可直接通过修改m63序列信号发生器的反馈函数f得到M=36的序列信号发生器的反馈函数f

24、: f= f起跳状态 + /Q6/Q5/Q4/Q3/Q2/Q1= Q6Q1/Q6/Q5/Q4Q3Q2/Q1 + /Q6/Q5/Q4/Q3/Q2/Q1= (Q6Q1)/( /Q6/Q5/Q4Q3Q2/Q1) + / (Q6Q1) /Q6/Q5/Q4Q3Q2/Q1 + /Q6/Q5/Q4/Q3/Q2/Q1 = Q6/Q1+/Q6Q1+/Q6/Q5/Q4Q3Q2/Q1 +/Q6/Q5/Q4/Q3/Q2/Q15. M-36.PLD程序展示GAL16V8 ;DEVICE NAMEF(X)=1+X+X6_36 ;36 LENGTH M SEQUENCEWangDong 10 2010 ;DESIGNER3

25、6M ;SIGNATURECLK NC NC NC NC NC NC NC NC GND ;PIN NAMEOE S Q6 Q5 Q4 Q3 Q2 Q1 NC VCCQ6:=Q5 ;LOGIC EQUATIONSQ5:=Q4Q4:=Q3Q3:=Q2Q2:=Q1Q1:=/Q6*Q1+Q6*/Q1+/Q6*/Q5*/Q4*Q3*Q2*/Q1+/Q6*/Q5*/Q4*/Q3*/Q2*/Q1S.OE=VCCS=Q6DESCRIPTIONThis program is m_sequences which is 36_length.6. 上机调试使用软件FM.exe打开M_36.PLD,其操作界面如图24

26、所示：图8 FM软件操作界面图24 FM软件操作界面选择1和2，分别产生下面的相应文件：1、文档文件M_36 . LST：GAL16V8 ;DEVICE NAMEF(X)=1+X+X6_36 ;36 LENGTH M SEQUENCEWangDong 10 2010 ;DESIGNER36M ;SIGNATURECLK NC NC NC NC NC NC NC NC GND ;PIN NAMEOE S Q6 Q5 Q4 Q3 Q2 Q1 NC VCCQ6:=Q5 ;LOGIC EQUATIONSQ5:=Q4Q4:=Q3Q3:=Q2Q2:=Q1Q1:=/Q6*Q1+Q6*/Q1+/Q6*/Q5*

27、/Q4*Q3*Q2*/Q1+/Q6*/Q5*/Q4*/Q3*/Q2*/Q1S.OE=VCCS=Q6DESCRIPTIONThis program is m_sequences which is 36_length.GAL16V8 ;DEVICE NAMEF(X)=1+X+X6_36 ;36 LENGTH M SEQUENCEWangDong 10 2010 ;DESIGNER36M ;SIGNATURE _ _ | _/ | | | CLK | 01 20 | VCC | | NC | 02 19 | NC | | NC | 03 18 | Q1 | | NC | 04 17 | Q2 | |

28、 NC | 05 16 | Q3 | | NC | 06 15 | Q4 | | NC | 07 14 | Q5 | | NC | 08 13 | Q6 | | NC | 09 12 | S | | GND | 10 11 | OE | | |_|2、熔丝图文件M_36 . PLT：GAL16V8 ;DEVICE NAMEF(X)=1+X+X6_36 ;36 LENGTH M SEQUENCEWangDong 10 2010 ;DESIGNER36M ;SIGNATURE Array Input pin 1 1 1 1 1 1 1 1 2 9 3 8 4 7 5 6 6 5 7 4 8 3 9

29、 2 Polarity Fuse XAC1 Fuse - Output Pin 19 Row 0 XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX Output Pin 19 Row 1 XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX Output Pin 19 Row 2 XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX Output Pin 19 Row 3 XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX Output Pin 19 Row 4 XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX Output

30、 Pin 19 Row 5 XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX Output Pin 19 Row 6 XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX Output Pin 19 Row 7 XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXPolarity Fuse -AC1 Fuse X Output Pin 18 Row 0 -X-X- Output Pin 18 Row 1 -X-X- Output Pin 18 Row 2 -X-X-X-X-X-X- Output Pin 18 Row 3 -X-X-X-X-X-X- Ou

31、tput Pin 18 Row 4 XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX Output Pin 18 Row 5 XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX Output Pin 18 Row 6 XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX Output Pin 18 Row 7 XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXPolarity Fuse -AC1 Fuse X Output Pin 17 Row 0 -X- Output Pin 17 Row 1 XXXXXXXXXXXXXXXXXXXXX

32、XXXXXXXXXXX Output Pin 17 Row 2 XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX Output Pin 17 Row 3 XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX Output Pin 17 Row 4 XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX Output Pin 17 Row 5 XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX Output Pin 17 Row 6 XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX Output Pin 17 Row 7 XXX

33、XXXXXXXXXXXXXXXXXXXXXXXXXXXXXPolarity Fuse -AC1 Fuse X Output Pin 16 Row 0 -X- Output Pin 16 Row 1 XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX Output Pin 16 Row 2 XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX Output Pin 16 Row 3 XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX Output Pin 16 Row 4 XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX Output Pi

34、n 16 Row 5 XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX Output Pin 16 Row 6 XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX Output Pin 16 Row 7 XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXGAL16V8 ;DEVICE NAMEF(X)=1+X+X6_36 ;36 LENGTH M SEQUENCEWangDong 10 2010 ;DESIGNER36M ;SIGNATURE Array Input pin 1 1 1 1 1 1 1 1 2 9 3 8 4 7 5 6 6 5 7

35、4 8 3 9 2 Polarity Fuse -AC1 Fuse X Output Pin 15 Row 0 -X- Output Pin 15 Row 1 XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX Output Pin 15 Row 2 XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX Output Pin 15 Row 3 XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX Output Pin 15 Row 4 XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX Output Pin 15 Row 5 XXXXXXXX

36、XXXXXXXXXXXXXXXXXXXXXXXX Output Pin 15 Row 6 XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX Output Pin 15 Row 7 XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXPolarity Fuse -AC1 Fuse X Output Pin 14 Row 0 -X- Output Pin 14 Row 1 XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX Output Pin 14 Row 2 XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX Output Pin 14 Row 3 XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX Output Pin 14 Row 4 XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX Output Pin 14 Row 5 XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX Output Pin 14 Row 6 XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX Outpu