FPGA设计基础 Modelsim SE的使用方法.ppt

1、ModelSim仿真工具,西安邮电学院计算机系,西安邮电学院计算机系,2,2020/7/16,逻辑仿真工具modelsim具有广泛的应用，我们讲述： 代码仿真； 门级仿真和时序验证。, 前言,西安邮电学院计算机系,3,2020/7/16,在完成一个设计的代码编写工作之后，可以直接对代码进行仿真，检测源代码是否符合功能要求。这时，仿真的对象是代码，比较直观，速度比较快，可以进行与其它软件相类似的多种手段的调试（如单步执行等）。在设计的最初阶段发现问题，可以节省大量的精力。,代码仿真,西安邮电学院计算机系,4,2020/7/16,代码仿真需要的文件,设计源代码：可以使用语言或Verilog HDL

2、语言。(这里以附录用Verilog语言编写的位计数器为例进行说明） 测试激励代码：根据设计要求编写输入输出的激励程序，由于不需要进行综合，书写具有很大的灵活性。 仿真模型库：根据设计内调用器件供应商提供的模块而定。,西安邮电学院计算机系,5,2020/7/16,建立工程： 在modelsim中建立Project。如图2.1所示，点击file - new - project。得到creat project的弹出窗口，如图.所示。在project name栏中填写你的项目名称，建议和你的顶层文件名字一致。 Projectlocation是你的工作目录，你可通过browse按钮来选择或改变。Defa

3、ult library name可以采用工具默认的work。,代码仿真步骤,西安邮电学院计算机系,6,2020/7/16,图,西安邮电学院计算机系,7,2020/7/16,图,西安邮电学院计算机系,8,2020/7/16,西安邮电学院计算机系,9,2020/7/16,给工程加入文件： ModelSim会自动弹出Add Items tothe project窗口，如下图所示所示。选择Add Exsiting File后，根据相应的提示将文件加到该project中。,西安邮电学院计算机系,10,2020/7/16,图,西安邮电学院计算机系,11,2020/7/16,编译： 编译（包括原代码和库文件

4、的编译），编译可点击Comlile - Comlile All来完成。,西安邮电学院计算机系,12,2020/7/16,装载文件： 如图，点击Simulate - Simulate后，如图所示，选定顶层文件（激励文件），ADD加入，然后点击load,装载。,西安邮电学院计算机系,13,2020/7/16,图,西安邮电学院计算机系,14,2020/7/16,图5,西安邮电学院计算机系,15,2020/7/16,开始仿真：如下图示,西安邮电学院计算机系,16,2020/7/16,仿真波形如下图,西安邮电学院计算机系,17,2020/7/16,波形信号的保存： 有时，在波形窗口拖放了很多的信号，可以

5、保存起来以后调入。在wave窗口，File - Save format，保存成*.do文件。以后需要调入时，在modelsim主窗口命令行内执行：do *.do即可。,西安邮电学院计算机系,18,2020/7/16,使用综合软件综合后生成的门级网表或者是实现后生成的门级模型进行仿真，不加入时延的仿真就是门级仿真。可以检验综合后或实现后的功能是否满足功能要求，其速度比代码功能仿真要慢，但是比时序仿真要快。 在门级仿真的基础上加入时延文件.sdo文件的仿真就是时延仿真。优点是：比较真实的反映逻辑的时延与功能，缺点是速度比较慢，如果逻辑比较大，那么需要很长的时间。,门级仿真和时序仿真,西安邮电学院计

6、算机系,19,2020/7/16,在这里仿真以Altera 的器件为例。利用经过综合布局布线的网表和具有时延信息的文件进行仿真，可以比较精确的仿真逻辑的时序是否满足要求。,西安邮电学院计算机系,20,2020/7/16,综合布局布线生成的网表文件 测试激励 元件库 时序仿真需要综合布局布线生成的具有时延信息的文件（sdf)文件。,仿真需要的文件,西安邮电学院计算机系,21,2020/7/16,在Quartus中正确设置仿真工具： 如图所示，点击Quartus的Assignment菜单下的EDA Tools Settings，进入图中，点击EDA tool type，在Tools Setting

7、s的下拉菜单中，根据你所使用的语言与Modelsim的版本，作相应的选择。,仿真步骤,西安邮电学院计算机系,22,2020/7/16,图,西安邮电学院计算机系,23,2020/7/16,图,西安邮电学院计算机系,24,2020/7/16,用Qusrtus产生仿真所需要的网表与sdf文件： 在作了第一步的正确设置后，每当你完成一次编译，Quartus会自动在你的当前Project 目录下生成一个simulation目录，在该目录下，就有我们所需要的文件。如果使用VHDL语言，网表文件是.VHO，SDF文件.SDO；如果使用Verilog语言，网表文件是.VO，SDF文件也是.SDO。,西安邮电学

8、院计算机系,25,2020/7/16,在ModelSim中建立Project： 与代码仿真相似，建立工程，并加入文件。不同的是，门级仿真或时序仿真，则是加入综合后的网表文件，源代码文件不需要，可以将其从Project中删除。,西安邮电学院计算机系,26,2020/7/16,编译源代码和网表： 源代码的编译可点击Comlile - Comlile All来完成。,西安邮电学院计算机系,27,2020/7/16,库文件的编译：库文件的编译：库文件的编译如下所述在成功建立Project后，Modelsim中如下图示：,西安邮电学院计算机系,28,2020/7/16,编译Vo和testbench文件,

9、西安邮电学院计算机系,29,2020/7/16,弹出上图所示窗口。在Design下，点开wok，双击你的testbench，再单击Add按钮。在Libraries下，单击Add按钮，将刚才在QUARTUS里面生成的库加入，本例加入如下图两个库文件：,西安邮电学院计算机系,30,2020/7/16,添加所需要的库文件,西安邮电学院计算机系,31,2020/7/16,对于时序仿真，还要加入（sdf）文件，单击SDF，再单击Add，将SDF文件加入，如下图示：,西安邮电学院计算机系,32,2020/7/16,添加标准的延迟文件,西安邮电学院计算机系,33,2020/7/16,通过Browse加入SD

10、F文件，在Apply to Region框内填入延迟文件所对应的模块。在上图中， coun4_tp为测试激励程序，mycount为被仿真的模块在激励程序中的例化名字。单击ok将SDF文件加入，然后单击load，就可以开始仿真了。,西安邮电学院计算机系,34,2020/7/16,仿真准备： 致此我们已经准备好了仿真所需要的所有文件：源代码或网表文件，testbench文件，库文件，SDF文件。下面开始仿真。如图所示，点击Simulate - Simulate后，,西安邮电学院计算机系,35,2020/7/16,西安邮电学院计算机系,36,2020/7/16,开始仿真： 与代码仿真一样，在这里就不

11、在说明。后仿真波形如下图示：,西安邮电学院计算机系,37,2020/7/16,module count4(out,reset,clk); output 3:0 out; input reset,clk; reg 3:0 out; always (posedge clk or posedge reset) begin if (reset) out=0; else out=out+1; end endmodule,附加源代码及测试代码,西安邮电学院计算机系,38,2020/7/16,timescale 1ns/1ns include count4.v module coun4_tp; reg clk,reset; wire3:0 out; parameter DELY=100; co