状态编码的几个原则(数电实验八可参考此课件)

1、第4章同步时序逻辑电路-2、4.4.3状态编码4.4.4确定激励函数和输出函数4.4.5同步时序逻辑电路的设计实例4.5常见的大中型时序逻辑功能电路，导航：1。点击“右键”，选择“全屏显示”；2.点击“右按钮”并选择“下一步”退出第4章同步时序逻辑电路第4.4章同步时序逻辑电路的设计第4.4.3条状态码为最小化状态表中用字母或数字表示的状态指定一个二进制码，称为状态码或状态分配。状态编码后的最小化状态表称为二进制状态表。实践表明，不同的状态编码方案，输出函数和激励函数的表达式是不同的，这使得所设计的时序逻辑电路的复杂度不同。状态代码：1)确定状态代码的长度，即二进制代码的位数，即触发器的数量。

2、状态代码的长度通过最小化状态表中的状态数量来确定。假设最小化状态表的状态数为N，状态码的长度为m，状态数N与状态码长度m的关系为2m-1n 2m。例如，如果状态表的状态号是N=4，则状态码二进制码的位数应该是m=2。第4章同步时序逻辑电路4.4同步时序逻辑电路的设计，2)最优或接近最优的状态分配方案，以使所设计的同步时序逻辑电路的输出功能和激励功能最简单。确定二进制码的比特数后，找到一个最优或近似最优的状态编码方案。有许多状态分配方案可以选择哪个状态使用哪个二进制代码。第4章同步时序逻辑电路4.4同步时序逻辑电路的设计从表4-267中可以看出，当状态数很小时，可以研究各种可能的状态编码方案来选

3、择最佳方案。然而，当状态数目增加时，编码方案的数目迅速增加，并且很难在许多状态编码方案中找到最佳的编码方案。实践表明，状态编码方案的质量也与所用触发器的类型有关。也就是说，某个状态编码方案是某个触发器的最佳编码方案，但它不一定是另一个触发器的最佳状态编码方案。因此，在最佳状态编码方案中涉及许多因素。工程上采用的方法是根据一定的状态分配(编码)原则获得最佳或接近最佳的状态编码方案。第4章同步时序逻辑电路4.4同步时序逻辑电路的设计状态编码是在一种二进制状态分配表中进行的。二进制状态分配表具有与卡诺图相同的结构，二进制状态分配表中使用的变量为yry1 y0。在二进制状态分配表中，两个有公共边的小方

4、块称为相邻方块。第4章同步时序逻辑电路4.4同步时序逻辑电路的设计、状态编码一般遵循以下基本原则：(1)状态表中的两个状态。如果在相同的外部输入条件下，这两个状态的二级状态相同，则应尽可能将相邻代码分配给这两个状态。第4章同步时序逻辑电路4.4同步时序逻辑电路的设计、状态编码一般遵循以下基本原则：(2)状态表中的当前状态。如果在不同的外部输入条件下，该当前状态的两个子状态不同，则应尽可能将相邻代码分配给这两个子状态。第4章同步时序逻辑电路4.4同步时序逻辑电路的设计、状态编码一般遵循以下基本原则：(3)状态表中的两个状态。如果该子状态在不同的外部输入条件下具有相同的外部输出，则应尽可能将相邻代

5、码分配给这两种状态。(4)状态表中出现频率最高的状态是状态代码中的逻辑0。第4章同步时序逻辑电路4.4同步时序逻辑电路的设计，实例4-9对表4-278所示的状态表进行状态编码。图4-40显示了三种状态分配方案，第4章，同步时序逻辑电路4.4，同步时序逻辑电路设计，并将图4-40中的分配方案b: a: 00，b: 01，c: 11，d: 10代入表4-27，得到表4-28所示的二进制状态表。第4章同步时序逻辑电路4.4同步时序逻辑电路的设计，4.4.4同步时序逻辑电路通过状态编码获得二进制状态表后，确定激励函数和输出函数，根据二进制状态表和选择的触发器得到激励函数和输出函数的表达式。当使用触发器

6、作为存储器电路来设计同步时序逻辑电路时，有必要使用当触发器从当前状态yn转换到次级状态yn 1时所需的数据输入，次级状态yn 1是触发激励表。触发器的激励表可以从触发器的状态表中推导出来。在触发器激励表中，触发器的当前状态yn和次级状态yn 1作为自变量，触发器的输入作为因变量。表4-2930和表4-323列出了R-S触发激励表、J-K触发激励表、丁触发激励表和丁触发激励表。第4章同步时序逻辑电路4.4同步时序逻辑电路设计，第4章同步时序逻辑电路4.4同步时序逻辑电路设计，例4-10使用D触发器，得到表4-33所示二进制状态表的激励函数表达式和输出函数表达式。第4章同步时序逻辑电路4.4同步时

7、序逻辑电路的设计，例4-10选择D触发器，得到表4-33所示的二进制状态表的激励函数表达式和输出函数表达式。第4章同步时序逻辑电路4.4同步时序逻辑电路的设计，例4-10选择D触发器，得到表4-33所示的二进制状态表的激励函数表达式和输出函数表达式。第4章同步时序逻辑电路4.4同步时序逻辑电路的设计，例4-10选择D触发器，得到表4-33所示的二进制状态表的激励函数表达式和输出函数表达式。第四章同步时序逻辑电路4.4同步时序逻辑电路的设计解决方案：D触发器的子状态方程为Yn 1=D，也就是说，D触发器的二次状态只与其输入D有关，与当前状态无关。因此，表4-334中的二级状态是D触发器的输入，因

8、此激励函数卡诺图和输出函数卡诺图可以从表4-334中的二进制状态表中得出，如图4-41所示。第4章同步时序逻辑电路4.4同步时序逻辑电路设计，4.4.5同步时序逻辑电路设计实例在计算机中广泛使用。为了熟悉同步时序逻辑电路的设计方法，下面给出几个设计实例。例4-11设计一个序列检测器，利用J-K触发器检测外部输入x的串行二进制序列。当外部输入中有“001”序列时，序列检测器的外部输出z为1，在其他情况下，外部输出z为0，如图4-42所示。第4章同步时序逻辑电路4.4同步时序逻辑电路的设计，解决方案：步骤1，绘制原始状态图和状态表。根据其含义，所设计的序列检测器具有外部输入x和外部输出Z.输出与输

9、入的逻辑关系是：当第一个外部输入x为“0”时，外部输出z为“0”；当第二个外部输入X为“0”时，输出Z为0；当第三个外部输入x为“1”时，外部输出z为“1”。假设有一个外部输入X序列，外部输出是输入X: 0 001 001 10和输出Z: 0 001 001 000。第4章同步时序逻辑电路4.4同步时序逻辑电路的设计，步骤2，状态简化。你可以找出最大等价类(甲、丁)、(乙)、(丙)。最大等效等级(A，D)由A代替，最大等效等级(b)由b代替，最大等效等级(c)由c代替。获得的最小化状态表如表4-35所示。第4章同步时序逻辑电路4.4同步时序逻辑电路的设计，步骤3，状态编码。表4-36二进制状态

10、表，第4章同步时序逻辑电路4.4同步时序逻辑电路的设计，第4步，列出e的表达式，1)激励函数和输出函数的卡诺图，2)激励函数和输出函数的真值表，第4章同步时序逻辑电路，4.4同步时序逻辑电路的设计，步骤4，列出激励函数和输出函数的表达式。存储电路由J-K触发器组成。根据表4-36和J-K触发激励表，列出了激励函数和输出函数真值表，如表4-37所示。激励函数和输出函数的卡诺图如表4-38所示，如图4-45所示。第4章同步时序逻辑电路第4.4章同步时序逻辑电路设计第4章同步时序逻辑电路第4.4章同步时序逻辑电路设计通常，在设计中，如果触发器所代表的状态数大于电路所需的工作状态数，则有必要检查所设计

11、的同步时序逻辑电路的实际状态转移，目的是检查时序逻辑电路是否存在无效状态。以及同步时序逻辑电路在意外进入无效状态后，在外部输入和时钟信号的作用下，能否进入有限状态转换的有效状态。如果能以有限的状态转移进入有效状态，则所设计的同步时序逻辑电路被称为具有自恢复功能。如果所设计的同步时序逻辑电路不能进入有限状态转换的有效状态，则称之为暂停。此外，如果电路意外进入无效状态，请检查是否产生了不正确的外部输出信号。一旦发现所设计的电路有挂机现象或错误的外部输出，需要对电路进行修改。检查所设计的同步时序电路就是分析所设计的同步时序逻辑电路，得到状态图，并检查是否有无效状态或错误的外部输出信号。图4-46中的

12、同步时序逻辑电路分析如下。第4章同步时序逻辑电路4.4同步时序逻辑电路的设计。图4-47是分析图4-46中同步时序逻辑电路图的状态图。首先，检查是否存在无效状态。从图4-47可以看出，一旦电路进入状态“11”，无论输入x是“1”还是“0”，在时钟信号的作用下，电路进入有效状态而不暂停。然后检查是否有任何错误的外部输出信号。在图4-47中，如果电路处于无效状态“11”，当输入x为“1”时，将产生不正确的外部输出“1”。为了消除这种错误的输出，应该适当修改输出函数表达式。将图4-45中输出函数的卡诺图修改为图4-48中输出函数的卡诺图。修改后的输出函数表达式如下：第4章同步时序逻辑电路4.4同步时序逻辑电路设计，第4章同步时序逻辑电路4.4同步时序逻辑电路设计，例4-12使用d触发器设计了一个2位二进制加1计数器。当x=1时，电路不计数。当x=0时，在时钟脉冲的作用下加1计数。计数器有一个外部输出Z，按1计数时Z=1产生进位，其他情况下Z=0。解决方法：利用同步时序逻辑电路设计计数器，首先列出原始状态表。由于原始状态表使用二进制数来表示计数，并且没有冗余状态