专科《硬件描述语言和数字系统设计》_试卷_答案

1、专科硬件描述语言和数字系统设计一、 （共36题,共150分）1. reg类型的数组通常用于描述存储器，reg 15: 0 mem 0:1023;定义存储器字的位数为 （2分）a.1024 b.16 c.16384 d.1040 .标准答案：b2. 下列关于同步有限状态机的描述错误的是（ ） （2分）a.状态变化只能发生在同一个时钟跳变沿；b.状态是否变化要根据输入信号，只要输入条件满足，就会立刻转入到下一个状态。c.在时钟上升沿，根据输入信号的变化，确定电路状态d.利用同步状态机可以设计出极其复杂灵活的数字逻辑电路系统.标准答案：b3. 关于如下描述，正确的说法是( ) （2分）a.这种描述是

2、错误的b.该电路不可综合c.该电路不可综合，但生成的不是纯组合逻辑d.以上说法都不对.标准答案：d4. 下列关于流水线的描述错误的是( ) （2分）a.流水线设计就是将组合逻辑系统地分割，并在各个部分（分级）之间插入寄存器，并暂存中间数据的方法；b.设计流水线目的是提高数据吞吐率c.流水线缩短了在一个时钟周期内给的那个信号必须通过的通路长度，从而可以提高时钟频率d.增加流水线长度可以节省更多延迟， 流水线越长，首次延迟越大，系统频率就会降低。.标准答案：d5. 以下关于top-down的设计方法不正确的描述是( ) （2分）a.top-down的设计方法首先从系统设计入手；b.top-down

3、设计中的系统总体仿真与所选工艺有关c.top-down的设计方法从顶层进行功能划分和结构设计d.自顶向下的设计方法可以早期发现结构上的错误.标准答案：b6. 在verilog中，下列哪些操作一定是单bit？（ ） （2分）a.= b. c. d.  .标准答案：a,b,c,d7. 下面哪些是verilog的关键字（） （2分）a.input b.assign c.write d.module .标准答案：a,b,d8. 全球主要的fpga厂家有（ ） （2分）a.xilinx b.altera c.broadcom d.lattice .标准答案：a,b,d9. 大规模数字逻辑设计原

4、则，正确的说法有（） （2分）a.异步设计原则 b.组合时序电路分开原则 c.面向rtl的原则 d.先电路后代码的原则 .标准答案：b,c10. 下面有关sram,dram的叙述，正确的有（） （2分）a.dram存储单元的结构比sram简单b.dram比sram成本高c.dram比sram速度快d.dram要刷新，sram不刷新.标准答案：a,d11. 阻塞赋值与非阻塞赋值的差别及其各自的使用环境。 （10分）标准答案：非阻塞（non-blocking)赋值语句(b12. 下面是线性反馈移位寄存器的verilog实现，请找出语法错误的地方，并修改 （20分）标准答案：define ud #1

5、 module lfsr(sysclk,rst_b,do); input sysclk;input rst_b;output 7:0do;wire sysclk;wire rst_b;reg 7:0 do; parameter init=8b1001_0001; parameter coff=8b1111_0011; wire 7:0 do_n; /m4 count.always (posedge sysclk or negedge rst_b)begin if(!rst_b) do else do endassigndo_n0=do7;assigndo_n1=coff6 ?do1do7 :

6、do0;assigndo_n2=coff5 ?do2do7 : do1;assigndo_n3=coff4 ?do3do7 : do2;assigndo_n4=coff3 ?do4do7 : do3;assigndo_n5=coff2 ?do5do7 : do4;assigndo_n6=coff1 ?do6do7 : do5;assigndo_n7=coff0 ?do7do7 : do6; endmodule13. 在以下定义的标识符中，选择定义正确的一个标识符（ ） （2分）a.34netb.c.d.标准答案：c14. 由于线网类型代表的是物理连接线，因此它不存贮逻辑值，必须由器件所驱动。当

7、一个wire类型的信号没有被驱动时，缺省值（） （2分）a.1b.0c.xd.z.标准答案：d15. 信号没有定义数据类型时，缺省为( )类型 （2分）a.regb.wirec.trid.不可用.标准答案：b16. 输入端口可以由net/register驱动，但输入端口只能是( ) （2分）a.regb.wirec.integerd.tri.标准答案：b17. 输出端口可以是net/register类型，输出端口只能驱动 （2分）a.regb.wirec.integerd.tri.标准答案：b18. 在verilog设计中，下列说法正确的是（） （2分）a.在边沿敏感时序逻辑代码中，应使用非阻

8、塞赋值（）b.要always块产生组合逻辑时应使用阻塞赋值（）c.模运算符“”是可综合的d.如果setup时间不满足，可以降低时钟频率来解决.标准答案：a,b,c,d19. 同步电路设计中出现setup时间不满足，可以采取哪些措施解决（）？ （2分）a.减小信号延时b.降低时钟频率c.pipelined.增加时钟频率.标准答案：a,b,c20. 下列逻辑电路中不属于时序电路的是（） （2分）a.译码器b.触发器c.数据选择器d.编码器.标准答案：a,c,d21. latch与dff的区别有（） （2分）a.latch由电平触发，非同步控制,dff由时钟延触发，同步控制b.latch容易产生毛刺

9、，dff则不容易c.在asic中latch的集成度比dff高d.在fpga中dff的集成度比latch高.标准答案：a,b,c,d22. 下面关于组合逻辑反馈环的说法中正确的是？（） （2分）a.组合环路是数字逻辑设计中不稳定性和不可靠性最常见的原因之一b.在数字逻辑设计中应该避免组合逻辑反馈环c.组合逻辑反馈环能够提高系统工作频率d.组合逻辑反馈环中没有寄存器的反馈.标准答案：a,b,d23. 解释什么是有限状态机（fsm），其包括哪两种不同的类型，并解释它们的区别。 （10分）标准答案：系统的行为如果在不同的时间(环境)下，其工作不同，并且行为可以分成所谓的有限的状态以及不重叠的程序块时，

10、系统显现出了状态行为。有限状态机(fsm)，是表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型。其一般包括3个要素:1.状态(当前状态、下一个状态)；2.输入信号(事件)；3.输出控制信号(相应操作)。根据有限状态机是否使用输入信号，设计人员经常将其分为moore型有限状态机和mealy型有限状态机两种类型。1.moore型有限状态机其输出信号仅与当前状态有关，即可以把moore型有限状态的输出看成是当前状态的函数。2.mealy型有限状态机其输出信号不仅与当前状态有关，而且还与所有的输入信号有关，即可以把mealy型有限状态机的输出看成是当前状态和所有输入信号的函数。24. 下面

11、是4位并行输入数据转换成1位串行数据的电路verilog实现，请找出语法错误的地方，并修改 （20分）标准答案：下面是4位并行输入数据转换成1位串行数据的电路verilog实现，请找出语法错误的地方，并修改25. verilog连线类型的驱动强度说明被省略时，则默认的输出驱动强度为（） （2分）a.supplyb.strongc.pulld.weak.标准答案：b26. 在verilog hdl的端口申明语句中，用（）关键字申明端口为双向方向？ （2分）a.inputb.outputc.inoutd.inout.标准答案：c27. 在verilog hdl的always块语句中的语句是_语句。

12、（） （2分）a.顺序b.并行c.顺序或并行d.不一定.标准答案：d28. verilog hdl定义了一系列保留字，叫做关键词，指出下列哪一个不属于关键词（） （2分）a.wireb.inputc.begind.task.标准答案：c29. 不完整的if语句，其综合结果可实现（） （2分）a.三态控制电路b.条件相或的逻辑电路c.双向控制电路d.时序逻辑电路.标准答案：30. 下面关于moore状态机与mealy状态机的说法中正确的是?（） （2分）a.moore型状态机：下一状态只由当前状态决定b.mealy型状态机：下一状态不但与当前状态有关，还与当前输入值有关c.moore型状态:下一

13、状态不但与当前状态有关，还与当前输入值有关d.mealy型状态机:下一状态只由当前状态决定.标准答案：a,b31. 下面关于fpga的叙述中正确的是？（ ） （2分）a.fpga里有很多现成寄存器结构的电路b.fpga里有很多现成的锁存器结构电路c.fpga内部包括了iob(输入输出模块)clb(可配置逻辑模块)和内部连线三部分d.fpga是asic电路中设计周期最短、开发费用最低、风险最小的器件之一。.标准答案：a,c,d32. 下列关于function和task的叙述中正确的是？（） （2分）a.task通常用于调试b.function只含有input参数，由函数名返回一个结果c.task

14、可以有input output和inout参数d.task可以包含其他任务或函数.标准答案：a,b,c,d33. 下列关于阻塞赋值与非阻塞赋值的说法中正确的是（） （2分）a.阻塞赋值完成该赋值语句后才能做下一句的操作b.使用非阻塞赋值的always块内的赋值语句同时被赋值c.建议在时序逻辑中使用阻塞赋值d.建议在时序逻辑中使用非阻塞赋值.标准答案：a,b,d34. 模拟信号要变成二进制数字信号必须经过的处理过程包括（） （2分）a.采样b.量化c.存储d.编码.标准答案：a,b,d35. 下面是按键计数器的verilog实现，并把计数结果显示到数码管请找出语法错误的地方，并修改 （20分）标准答案：下面是按键计数器的verilog实现，并把计数结果显示到数码管请找出语法错误的地方，并修改36. 分别介绍如下三个专业术语的意思：soc、asic、ip核 （10分）标准答案：soc:（system on chip）技术是一种高度集成化、固件化的系统集成技术。使用soc技术设计系统的核心思想，就是要把整个应用电子系统全部集成在一个芯片中。ip核:ip（intellectual property）ip是是一种预先设计好的甚至已经过验证的具有某种确定功能的集成电路、器件或部件。用于产品应用专用集成电路（asic）或者可编辑逻辑器件（fpg