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1、1,第五章 存储器,2,5-1 存储器分类 5-2 随机存取存储器 5-3 只读存储器 5-4 CPU与存储器的连接 重点： 1、区分ROM、RAM 2、数据在内存中的存放格式 3、存储器芯片介绍及扩展 74LS138 存储器：信息存储部件 1、0状态,3,51 存储器分类,一、按和CPU的关系分： 内存：CPU可直接访问；存储速度快；容量有限，受地址总 线位数限制 外存：CPU不可直接访问；存储速度慢；海量，要配置专门的驱动设备才能完成访问外存，例：硬盘、软盘、磁带、光盘 CPU通过内存间接访问外存 二、按材料分：半导体（内存）；磁芯（磁盘），磁表面，激光（光盘）,4,ROM只读存储器。用于

2、存储操作系统程序BIOS及用户固化程序。掉电时数据仍存在。按是否可以多次写入及擦除方法可分为4种。 按集成电路内部结构的不同可分为几种： 掩膜型ROM：厂家烧写 无法再次写入 PROM： 用户烧写 EPROM：紫外线擦除 可以多次写入 EEPROM：电可擦除,三、半导体存储器的分类,5,RAM： 随机存取存储器，可读写。掉电时数据丢失。按集成电路内部结构的不同可分为几种： SRAM： 信息存于触发器内；存取速度快，20 40ns；价格高 DRAM： 信息存于极间电容内；存取速度慢，100200ns；价格低,6,四、选择存储器考虑因素易失性 只读性 位容量 速度 功耗 双极型（电流型）功耗大 C

3、MOS型（电压型）功耗小可靠性 价格,7,五、数据在内存中存储格式,1、 数据在内存中以字节为单位，1个字节占内存一个地址，并且地址由00000H开始直至CPU所能支持的最高地址 2、 一个字按相邻两个字节存放，存入时以低位字节在低地址，高位字节在高地址，字单元的地址以低位地址表示,8,5-2 随机存取存储器RAM,一、静态随机存取存储器SRAM （Static）1、SRAM的结构 存储一位信息的单元结构:6个管组成的双稳态触发器电路 存储矩阵：一块存储器芯片中的基本存储单元按位结构或字结构排列成矩阵，存储二进制信息。 位结构 N*1 用于动态RAM和大容量静态RAM 字结构 N*8 用于容量

4、较小的静态RAM,9,矩阵：参见图5-2 可以节约译码电路 例：共9个数据，以矩阵33排列，即 ， 则共需6根地址线，若以线性排列，共需9根，节约3根 地址译码器：对CPU发出的地址信号译码存储器控制电路：片选、读、写 片选：产生信号选中芯片，允许对其进行读、写操作 读、写：控制三态双向缓冲器（输出入驱动），控制数据流方向,10,11,2、SRAM芯片 6116（2k*8位） 6264（8k*8） 62128（16k*8）例：6164：8k*8 存储空间 地址线 数据线 2k=213 13根（A12A0） 8根（ D0 D7） 控制线：4根（CE1、CE2 、WE 、OE） CE=CE1CE2

5、,12,另： 1k=210 10根 A9A0 1M=220 20根 A19A0存储速度快，但价格贵二、DRAM：Dynamic 信息存于场效应管的栅漏间电容，为防止漏电效应，避免信息丢失，需要对数据“刷新”（对存储单元中的信息读出，经读出放大器放大后再写入）。一般刷新时间2ms。 存储速度较慢，但价格便宜,13,三、高速缓存器CACHE为解决与CPU匹配及价格问题的矛盾，引入CACHE技术CACHE：为介于CPU和主存储器之间的小容量存储器作用：用于存放CPU经常访问的代码和数据，以实现CPU的零等待。开机时CACHE无任何内容将主存储器中经常被CPU使用的一部分内容“拷贝”到CACHE中CP

6、U要读取存储器数据时，CACHE控制器根据送出的地址，判定数据是否在CACHE中若在，则“命中”当CACHE：32k时，命中率86% 当为64k时，命中率92%,14,四、存储器的工作时序 图5-8 存储器和CPU连接时的要求： CPU的读周期 TA。从CPU送出的地址信号有效到CPU要求的数据在总线上稳定的时间间隔 TA。 从片选信号有效到CPU要求的数据在总线上稳定的时间间隔 TCO，否则外部电路须产生WAIT信号，迫使CPU插入TW周期来满足上述时间要求。,15,5-3 只读存储器 ROM,芯片系列：2764、2716、2732、27128、27256 这一系列芯片的数据引脚都是8根，只

7、是地址引脚和控制引脚不同 2716：2k8 27128：16k8例：2764芯片，容量8k8，地址线：A12A0，数据线8根：D7D0 图5-11 读出： ： 芯片使能 ：输出允许，连到信号线RD,16,编程： ：编程时电压输入 ：编程脉冲控制端VCC、GND ：电源电压和地 ROM相对于RAM，少了 ，多了,17,5-4 CPU与存储器的连接,连接时应考虑： CPU总线的负载能力 数据缓冲器或总线驱动器 CPU的时序与存储器存取时间的配合 存储器的地址分配和片选片内地址 CPU的低位地址片选信号 CPU的高位地址 控制信号的连接,18,一、存储器的地址选择,只有在CS有效时，才可能对该芯片进

8、行操作！ 片内寻址(字选） 低位AB连到芯片的地址线，地址连续。 片间寻址(片选) 高位AB经译码器或线性组合后连到芯片的片选线,19,1.线性选择（线选） 例5-1 用两片SRAM6264 组成16KX8位的存储器系统 图5-14 6264 8KX8 需两片 16K存储器系统所需地址线：214- A0A13 芯片地址线： A0A12 A13 A12 A11A0 片选 字选 （连续地址） 电路连接： 字选线、控制线、数据线并联 片选线接高位地址线 图5-14,20,图5-14,21,各芯片地址范围： A13A12 | A11A10 A9A8| A7A6A5A4| A3A2A1A0 1# 00

9、0000 0000 0000 . 01 1111 1111 1111 0000H1FFFH 2# 10 0000 0000 0000 . 11 1111 1111 1111 20003FFFH,22,特点： 接线简单 A19A14没接，可随意，地址重叠 A19A13其中可接任一根到片选线，若A14接到片选，地址不连续。 基本地址：0000H1FFFH，4000H5FFFH(其余高位地址线设为0） 若 2根高位地址线作片选，任意时刻只能有一根为低电平。若A13、A14分别接一个芯片，地址？,23,2. 全译码 对全部地址总线进行译码。16根地址线可寻址64K个字节单元 例 用6264组成64K8

10、的存储器系统 需芯片数 64K/8K=8片8根片选线除A0A12外，A13A15作片选加3：8译码器 地址范围：1# 0000H1FFFH 2# 2000H3FFFH 3# 4000H5FFFH 4# 6000H7FFFH .8# E000HFFFFH,24,74LS138地址译码器,C B A-译码输入，Y0Y7- 译码输出 G1G2AG2B-控制端,25,真值表,每一根Yi接一块芯片,26,27,3.部分译码 例：6116(2K*8)芯片8k*8存储系统,28,数据线： 若CPU为8088，数据线8位，各芯片数据线并联 8位DB； 若CPU为8086，数据线16位，奇偶存储体由A0和BHE

11、选择哪个存储体 位扩展： 2k*4 2k*8 两片同一片选线 2k*4 字扩展： 2k*8 4k*8 两片不同片选线 2k*8 控制线：各芯片控制线并联， 若为最小模式注意M/IO应为高电平,二、存储器数据线与控制线的连接,29,例5-4 用6264、2732 、译码器组成8K字ROM和8K字RAM。 6264 8K A0A12 需2片 2732 4K A0A11 需4片 奇偶存储体： 字选线为 A1A12 2732的A0A11 A1A13 6264的A0A12 用 A0、BHE区别 6264：A0反相后CE2，BHE反相后CE2 2732：参见图5-18（这里是写） HWR奇存储体的OE L

12、WR 偶存储体的OE,30,数据线： D15D8奇存储体，D7D0 偶存储体 3-8译码器：M/IOG1 每一个Yi接一个芯片片选端， 2732容量小，注意A13的接法 各芯片地址范围： 2732 1# 00000H01FFFH 2# 02000H03FFFH 均包含两片 6264 04000H07FFFH 例：2732 1# 00000H01FFEH（全偶地址） 00001H01FFFH（全奇地址）,31,例2：2764芯片16k字系统，要求第一组：B8000HBBFFFH第二组：BC000HBFFFFH,32,D7D0,D15D8,CE,OE,A12A0,+,+,A0,D7D0,G,1,G,2B,C,B,A,M/