AD9912纯中文数据手册

1、1 1GSPS 14 比特 DAC 直接数字合成器 AD9912 数据手册 特色：特色： 1、1G 的内部时钟速度（高至 400MHz 的直接输出）； 2、集成的 1GSPS 14 比特 DAC； 3、48 比特频率控制字，拥有 4uHz 频率分辨率； 4、差分 HSTL（高速传输逻辑）比较器； 5、灵活的系统时钟输入，可接受晶振或外部参考时钟； 6、片上低噪声 PLL（锁相环）参考时钟倍频； 7、2 路 SpurKiller（尖峰杀手）通道（抑制谐波用的）； 8、高达 750MHz 的低抖动时钟倍频器； 9、单端 CMOS 比较器，频率小于 150MHz； 10、CMOS 输出的可编程输出分

2、频器； 11、串行 I/O 控制； 12、良好的动态性能； 13、软件控制的省电模式； 14、64 脚封装； 15、残余的相位噪声，在 250MHz 时： 10 Hz 偏移: 113 dBc/Hz 1 kHz 偏移: 133 dBc/Hz 100 kHz 偏移: 153 dBc/Hz 40 MHz 偏移: 161 dBc/Hz 2 应用领域：应用领域： 灵活的本振频率合成； 低抖动，微调时钟的生成； 测试与计量设备； 无线基站和控制器； 安全通讯； 快速跳频； 一般描述：一般描述： AD9912 是直接数字合成器(DDS)，其特点是集成了 14-bit 数模转 换器(DAC)。AD9912 具

3、有 48 比特位的频率控制字(FTW)，可实现频率 分辨率 4Hz。可通过调整 DAC 系统时钟获得频率绝对精度。 AD9912 还提供一个集成的系统时钟锁相环(PLL)允许系统时钟输 入低至 25 兆赫。 AD9912 可在40 +85的工业温度范围内运行。 3 图 1 基本模块视图 4 目录：目录： 特色：.1 应用领域：.2 一般描述：.2 目录：.4 技术参数：.6 直流参数.6 交流参数.10 极限参数.16 耐热性.16 静电放电警告.16 引脚功能说明.17 典型的性能特征.21 输入/输出终端连接建议.26 工作原理.27 概述.27 直接数字合成(DDS).28 数模转换(D

4、AC)输出.29 重构滤波器.31 反馈输入.33 系统时钟输入.33 功能描述.33 系统时钟锁相环 2 倍频.35 系统时钟锁相环倍频器.36 外部环路滤波器（系统时钟锁相环）. 37 系统时钟差分输入的细节.38 输出时钟驱动器与 2 倍频.40 主要的 1.8V 差分 HSTL 驱动器.40 2 倍频.40 单端 CMOS 输出.41 CMOS 输出分频器(S-分频器).41 谐波尖峰抑制.42 热学性能.44 上电.45 上电复位.45 上电时默认输出频率.46 电源分区.47 3.3 V 电源.48 DVDD_I/O (引脚 1) 和 AVDD3 (引脚 14). 48 AVDD3

5、 (引脚 37).48 AVDD3 (引脚 46、47、 49).48 1.8 V 电源.49 DVDD (引脚 3、5、7).49 5 AVDD (引脚 11、19、23、24、36、42、44、45).49 AVDD (引脚 53).49 AVDD (引脚 25、26、29、30).49 串行控制端口.50 串行控制端口引脚说明.50 串行控制端口的操作.51 用 CSB（片选）构建一个通信周期.51 通信周期命令+数据.52 写.52 读.53 命令字（16 位）.54 MSB 最高有效位/LSB 最低有效位 优先传输.54 I/O 寄存器映射图.58 I/O 寄存器说明.60 外形尺寸

6、.67 订购指南.67 第 6 页 共 67 页 技术参数：技术参数： 直流参数直流参数 条件：AVDD = 1.8 V 5%, AVDD3 = 3.3 V 5%, DVDD = 1.8 V 5%, DVDD_I/O = 3.3 V 5%, AVSS = 0 V, DVSS = 0 V, 另有说明的除外 参数最小典型最大单位测试条件/备注 电源电压 DVDD_I/O (Pin 1)3.1353.33.465V DVDD (Pin 3, Pin 5, Pin 7)1.711.81.89V AVDD3 (Pin 14, Pin 46, Pin 47, Pin 49)3.1353.33.465V A

7、VDD3 (Pin 37)1.713.33.465VPin 37 典型值是 3.3 V 但能设置到 1.8 V AVDD (Pin 11, Pin 19, Pin 23 to Pin 26, Pin 29,Pin 30, Pin 36, Pin 42, Pin 44, Pin 45, Pin 53) 1.711.81.89V 电源电流参照总功耗参数 IAVDD3(Pin 37)89.6mACMOS 输出驱动于 3.3 V, 50 MHz,带 5pF 负载 IAVDD3(Pin 46, Pin 47, Pin 49)2631mADAC 输出电流源, fS= 1 GSPS IAVDD(Pin 11

8、, Pin 19, Pin 23 到 Pin 26, Pin 29,Pin 30, Pin 36, Pin 42, Pin 44, Pin 45) 113136mA集合模拟供给，含系统时钟 PLL、HSTL 输出驱动和开启 S-分频器 IAVDD(Pin 53)4048mADAC 电源供应 第 7 页 共 67 页 参数最小典型最大单位测试条件/备注 IDVDD(Pin 3, Pin 5, Pin 7)205246mA数字内核（尖刺杀手关闭） IDVDD_I/O(Pin 1, Pin 14 注 1)23mA数字 I/O(动态变化) 逻辑输入(除了 Pin 32)Pin 9,Pin 10,Pin

9、 54,Pin 55,Pin 58 至 Pin 61,Pin 63,Pin 64 输入高电平（VIH）2 DVDD_I/OV 输入低电平（VIL）DVSS 0.8V 输入电流(IINH, IINL) 60200A在 VIN= 0 V 与 VIN= DVDD_I/O 时 最大输入电容(CIN)3 pF 时钟模式选择（Pin 32) 逻辑输入仅 Pin 32 输入高电平（VIH）1.4AVDD V 输入低电平（VIL）AVSS0.4 V 输入电流(IINH, IINL)-18-50 A在 VIN= 0 V与VIN= DVDD_I/O时 最大输入电容(CIN)3 pF 逻辑输出Pin 62 和以下的

10、双向引脚:Pin 9, Pin 10, Pin 54, Pin 55, Pin 63 输出高电平(VOH)2.7 DVDD_I/OVIOH= 1 mA 输出低电平(VOL)DVSS 0.4VIOL= 1 mA 反馈输入Pin 40, Pin 41 输入电容3pF 第 8 页 共 67 页 参数最小典型最大单位测试条件/备注 输入电阻182226k差分 差分输入电压摆幅225mV p-p 相当于每个引脚的摆幅 112.5 mV；必须交流耦合 系统时钟输入系统时钟输入应总是交流耦合（不论单端还是差分） 旁路系统时钟锁相环 输入电容1.5pF单端，每个引脚 输入电阻2.42.62.9k差分 内部产生

11、直流偏置电压（注 2）0.931.171.38V 差分输入电压摆幅632mV p-p 相当于每个引脚的摆幅 316 mV 启用系统时钟锁相环 输入电容3pF单端，每个引脚 输入电阻2.42.62.9k差分 内部产生直流偏置电压（注 2）0.931.171.38V 差分输入电压摆幅632mV p-p 相当于每个引脚的摆幅 316 mV 启用系统时钟锁相环时的晶振 动态阻抗910025 MHz, 3.2 mm 2.5 mm AT 切 时钟输出驱动 HSTL 输出驱动 差分输出电压摆幅108012801480mV输出驱动静态，参见图 27 之输出摆幅与频率 共模输出电压（注 2）0.70.881.0

12、6V CMOS 输出驱动输出驱动静态，参见图 28 和图 29 之输出摆幅与频率 输出高电平(VOH)2.7VIOH= 1 mA, Pin 37 = 3.3 V 第 9 页 共 67 页 参数最小典型最大单位测试条件/备注 输出低电平(VOL)0.4VIOL= 1 mA, Pin 37 = 3.3 V 输出高电平(VOH)1.4VIOH= 1 mA, Pin 37 = 1.8 V 输出低电平(VOL)0.4VIOL= 1 mA, Pin 37 = 1.8 V 总功耗 仅 DDS637765mW 在上电默认情况下，系统时钟锁相环旁路，关闭 CMOS 驱动;关闭 HSTL 驱 动;关闭尖峰抑制;系

13、统时钟为 1 GHz;输出信号 200 MHz DDS 伴随尖峰抑制686823mW其他与“仅 DDS”相同，除了打开尖峰抑制通道 DDS 伴随 HSTL 驱动使能657788mW其他与“仅 DDS”相同，除了打开 HSTL 驱动 DDS 伴随 CMOS 驱动使能729875mW 其他与“仅 DDS”相同，除了打开 CMOS 驱动且 S-分频器使能、3.3V；CMOS 输出 50 MHz (S-分频器 = 4) DDS 伴随 HSTL 和 CMOS 驱动使能747897mW 其他与“仅 DDS”相同，除了打开 HSTL 和 CMOS 驱动,且 S-分频器使能并 设为 4，CMOS 输出 50

14、MHz DDS 伴随系统时钟锁相环使能648777mW其他与“仅 DDS”相同，除了打开 25 MHz 系统时钟输入且 锁相环倍数=40 省电模式1316mW或使用省电模式和启用寄存器或使用省电专用引脚 注 1 引脚 14 在 AVDD3 分组中，但是建议将引脚 14 连到引脚 1 上； 注 2 AVSS = 0 V. 第 10 页 共 67 页 交流参数交流参数 fS=1 GHz，DAC RSET=10 k，除非另有说明。电源引脚在直流参数部分指定的范围内。 参数最小典型最大单位测试条件/备注 反馈输入Pin 40, Pin 41 输入频率范围10400MHz 最小差分输入电平 225mVp

15、-p交流耦合；12 dBm；50 40V/s 系统时钟输入 旁路系统时钟锁相环 输入频率范围2501000MHz最大 f 输出 为 0.4 f 系统时钟 占空比4555% 最小差分输入电平632mV p-p相当于每个引脚的摆幅 316 mV 启用系统时钟锁相环 VCO 频率范围，低频段700810MHzVCO 仅使用低频段 VCO 频率范围，自动频段810900MHzVCO 选择自动频段 VCO 频率范围，高频段9001000MHzVCO 仅使用高频段 系统时钟 PFD 最大输入速度200MHz 没有系统时钟锁相环倍频器 输入频率范围11200MHz 倍乘数范围466 2 的整数倍， 必须满足

16、最大 PFD 速率和系统时 钟频率 第 11 页 共 67 页 参数最小典型最大单位测试条件/备注 最小差分输入电平632mV p-p相当于每个引脚的摆幅 316 mV 应用系统时钟锁相环倍频器 输入频率范围6100MHz 倍乘数范围81328 的整数倍 输入占空比50% 偏离 50%的占空比可能对杂散性能产生不利 影响 最小差分输入电平632mV p-p相当于每个引脚的摆幅 316 mV 启用系统时钟锁相环时的晶振 晶振频率范围1050MHzAT 切，基本模式谐振器 最大晶体动态电阻100参见系统时钟输入的有关章节 时钟驱动 HSTL 输出驱动 频率范围20725MHz最大切换速率见图 27

17、 占空比4852% 上升时间/下降时间(20% to 80%)115165ps100终端电阻跨接 OUT/OUTB, 2 pF 负载 抖动 (12 kHz 20 MHz)1.5ps fOUT=155.52 MHz，50 MHz 系统时钟输入(测 试条件参见图 12图 14） HSTL 输出驱动带 2 倍频器 频率范围400725MHz 占空比4555% 第 12 页 共 67 页 参数最小典型最大单位测试条件/备注 上升时间/下降时间(20% to 80%)115165ps100终端电阻跨接 OUT/OUTB,2 pF 负载 次谐波尖峰水平-35dBc没有校正 抖动 (12 kHz 20 MH

18、z)1.6ps fOUT=622.08 MHz，50 MHz 系统时钟输入(测试 条件参见图 15） CMOS 输出驱动(AVDD3/Pin 37)3.3 V 频率范围0.008150MHz 最大切换速率见图 29；因反馈回路最小频率 10 MHz，S-分频器应工作于低频 占空比455565%20 pF 负载，高至 150 MHz 上升时间/下降时间(20% to 80%)34.6ns20 pF 负载 CMOS 输出驱动(AVDD3/Pin 37)1.8 V 频率范围0.00840MHz最大切换速率见图 28 占空比455565%20 pF 负载，高至 40 MHz 上升时间/下降时间 (20

19、% to 80%)56.8ns20 pF 负载 DAC 输出特性 DCO 频率范围(第 1 奈奎斯特区域）0450MHz DAC 低限是 0Hz， 可是， 如果使用 CMOS 或 HSTL 输出，最低转换速率由反馈回路规定了下限 值 输出电阻50单端（每个引脚内部终端到 AVSS) 输出电容5pF 第 13 页 共 67 页 参数最小典型最大单位测试条件/备注 满量程输出电流2031.7mA范围取决于 DAC RSET阻值 增益误差-10+10% FS 输出偏移量0.6A 承诺电压范围AVSS-0.500.5AVSS+0.50V输出连接到变压器中心抽头接地 宽带 SFDR(无杂散动态范围)参见

20、典型的性能特征部分 输出 20.1 MHz79dBc0 MHz 500 MHz 输出 98.6 MHz67dBc0 MHz 500 MHz 输出 201.1 MHz61dBc0 MHz 500 MHz 输出 398.7 MHz59dBc0 MHz 500 MHz 窄带 SFDR(无杂散动态范围)参见典型的性能特征部分 输出 20.1 MHz95dBc250 kHz 输出 98.6 MHz96dBc250 kHz 输出 201.1 MHz91dBc250 kHz 输出 398.7 MHz86dBc250 kHz 数字时间技术参数 进入省电模式的时间需求15s 进入省电模式的时间需求18s 对于

21、S1 至 S4 配置引脚，重置到高阻状 态的时间 60ns 在 S1、S2、S3、S4 配置引脚上，从重置的上 升沿到高阻的时间 串口时间特性 第 14 页 共 67 页 参数最小典型最大单位测试条件/备注 串行时钟频率(1/tCLK)2550MHz 有关所有与写相关的串口参数， 请参阅图 56。 最大的回读率是由 tDV所控制的。 串行时钟脉冲宽度/高电平tHIGH8ns 串行时钟脉冲宽度/低电平tLOW8ns SDO/SDIO 到串行时钟建立时间,tDS1.93ns SDO/SDIO 到串行时钟保持时间,tDH1.9ns 串行时钟下降沿到有效数据上位 SDIO/SDO ,tDV 11ns参

22、见图 54 CSB 到串行时钟建立时间，tS1.34ns CSB 到串行时钟保持时间，tH-0.4ns CSB 最小脉冲宽度/高电平，tPWH3ns 第 15 页 共 67 页 参数最小典型最大单位测试条件/备注 I/O 更新引脚建立时间,（来自于最终位 的串行时钟上升沿） tCLKsectCLK= 串行时钟周期 I/O 更新引脚保持时间tCLKsectCLK= 串行时钟周期 传播延迟 反馈输入到 HSTL 输出驱动2.8ns 反馈输入到 HSTL 输出驱动带 2 倍频7.3ns 反馈输入到 CMOS 输出驱动8.0nsS-分频器旁路 反馈输入通过 S-分频器到 CMOS 输出驱 动 8.6n

23、s 频率控制字更新：I/O 更新引脚上升沿 到 DAC 输出 60/fSnsfS= 系统时钟频率（GHz） 第 16 页 共 67 页 极限参数极限参数 表 3 参数额定值 模拟电源电压(AVDD)2V 数字电源电压(DVDD)2V 数字 I/O 电源电压(DVDD_I/O)3.6V DAC 电源电压(AVDD3 引脚)3.6V 最大数字输入电压0.5 V DVDD_I/O + 0.5 V 储存温度65C +150C 工作温度范围40C +85C 焊接温度(焊接，10 秒)300C 结点温度150C 工作于极限状态可能会使设备永久损坏。任何功能操作及其 工作条件均不能工作在极限参数下。设备长时

24、间暴露于极限 参数之下会影响其可靠性。 耐热性耐热性 JA指明在最坏情况下,也就是设备以表贴式封装在电路板 上进行焊接时的情况。 表 4 耐热性 封装类型JAJBJC单位 64-Lead LFCSP25.213.91.7 /W 典型 请注意，封装底部暴露垫板必须焊接到地以达到特定的热性 能。有关更多信息，请参阅典型的性能特征部分。 静电放电警告静电放电警告 带电设备和电路板会在不易察觉的情况下放电。虽然产品有 保护电路，高能量的静电放电还是可能会损坏设备。因此， 适当的防静电措施可避免性能下降或功能丧失。 第 17 页 共 67 页 引脚功能说明引脚功能说明 注： 1、NC=无连接 2、暴露的

25、垫板必须与地连接以进行适当的操作。（主要是保证散热） 图 2 引脚配置 第 18 页 共 67 页 表 5 引脚功能描述 引脚编号I/O 引脚 类型 助记符描述 1I电源类DVDD_I/OI/O 数字电源。 2, 4, 6, 8I电源类DVSS数字地。 连接到地。 3, 5, 7I电源类DVDD数字电源。 9, 10, 54, 55 I/O 3.3 V CMOS S1, S2, S3, S4 启动配置引脚。 这些配置引脚由程序控制且 没有内部上拉/下拉电阻。 11, 19, 23 to 26,29, 30, 36, 42, 44, 45, 53 I电源类AVDD模拟电源。连接到 1.8 V 电

26、源。 12, 13, 15, 16, 17, 18, 20, 21, 22 NC无连接。这些无用引脚可以不连接。 14, 46, 47, 49 I电源类AVDD3模拟电源。连接到 3.3 V 电源。 27I差分输入SYSCLK 系统时钟输入。除非使用晶振，该系统时钟 输入有内部直流偏置且应总是交流耦合。单 端 1.8 V CMOS 可以应用，但由于输入信号占 空比不是 50%，它可能会引入一个尖峰干扰。 当使用晶体时， 将 CLKMODESEL 引脚连到 AVSS 上， 并且在该引脚与引脚 28 之间直接连接 晶振。 28I差分输入SYSCLKB 互补系统时钟。在引脚 27 上提供输入的互补

27、信号。 如果在引脚27上提供的信号是单端的， 则该引脚应使用 0.01 F 电容连接到地。 31OLOOP_FILTER 系统时钟倍乘环路滤波器。当使用倍频器驱 动系统时钟，外部环路滤波器必须连接到该 引脚。若系统时钟锁相环被旁路，该引脚应 通过 1 k电阻下拉到地。参见图 46 即系统 时钟锁相环环路滤波器示图。 第 19 页 共 67 页 32I 1.8 V CMOS CLKMODESEL 时钟模式选择。当用晶振做系统时钟输入时 (引脚 27 与引脚 28)连接到地。 当使用振荡器 或外部时钟源时上拉至 1.8 V。当系统时钟锁 相环旁路时该引脚可以悬空. (关于使用该引 脚的细节参见系统

28、时钟输入章节) 33, 39, 43, 52 OGNDAVSS模拟地。连接到地。 34O 1.8 V HSTL OUTB 互补 HSTL 输出。相关细节参见技术参数和 1.8 V 差分驱动 HSTL 为主的章节。 35O 1.8 V HSTL OUT HSTL 输出。相关细节参见技术参数和 1.8 V 差分驱动 HSTL 为主的章节。 37I电源类AVDD3 驱动 CMOS 输出的模拟电源。该引脚通常接 3.3 V 也可接 1.8 V。即使没使用 CMOS 驱动 器，该引脚也应被供电。参见电源隔离章节。 38O 3.3 V CMOS OUT_CMOS CMOS 输出。若引脚 37 设置为 1.

29、8 V 则该引脚 是 1.8 V CMOS。参见技术参数章节、输出时 钟驱动器、2倍频器章节。 40I差分输入FDBK_INB 互补反馈输入。 当使用 HSTL和 CMOS输出时， 该引脚连接到过滤的 DAC_OUTB 输出。 若单端 摆幅至少是 400 mV， 其能接受任何差分信号， 内部偏置输入是典型的交流耦合。 41I差分输入FDBK_IN 反馈输入。在标准操作模式下，该引脚连接 到过滤的 DAC_OUT 输出。 48O 电流设置 电阻 DAC_RSET DAC 输出电流设置电阻。该引脚通过电阻(通 常 10 k)连接到地。参见数模转换(DAC)输 出章节. 50O差分输出DAC_OUT

30、 DAC 输出。 该信号应被过滤且通过反馈输入端 发回芯片。该引脚具有内部 50 下拉电 阻。 51O差分输出DAC_OUTB 互补 DAC 输出。该信号应被过滤并通过反馈 输入端发回芯片。该引脚具有内部 50 下 拉电阻。 56, 57电源类DVSS数字地。连接到地。 58I 3.3 V CMOS PWRDOWN 省电模式。当该引脚是高电平有效时，该设 备进入闲置且完全省电状态。该引脚具有内 部 50 k下拉电阻。 第 20 页 共 67 页 59I 3.3 V CMOS RESET 芯片复位重启。当该引脚高电平有效时，芯 片进入复位重启。在开启电源过程中, 当工 作电压达到阈值且稳定时，芯

31、片内部会产生 一个 10 s 复位脉冲。 若不使用该引脚则应 通过 10 k电阻接地。 60I 3.3 V CMOS IO_UPDATE I/O 更新。 该引脚一个从 0 到 1 的逻辑转换会 将数据从 I/O 口寄存器传送到控制寄存器 (参见写入相关章节)。该引脚具有内部 50 k 下拉电阻。 61I 3.3 V CMOS CSB 片选。 低电平有效。对设备编程时该引脚必 须保持低电平。在有多个 AD9912 系统内，该 引脚支持对每个芯片的独立编程。该引脚具 有内部 100 k上拉电阻。 62O 3.3 V CMOS SDO 串行数据输出。当设备为 3 线模式，数据从 该引脚读出。在该引脚

32、上没有内部上拉/下拉 电阻。 63I/O 3.3 V CMOS SDIO 串行数据输入/输出。当设备为 3 线模式时， 数据通过该引脚写入。在 2 线模式中，数据 读写都在该引脚上。在该引脚上没有内部上 拉/下拉电阻。 64I 3.3 V CMOS SCLK 串行编程时钟。串行编程的数据时钟。该引 脚具有内部 50 k下拉电阻。 外露垫板OGNDEPAD 模拟地。这个暴露在封装底部的垫板，是模 拟地之一部分。为了设备能正常运行，该垫 板必须接地。 第 21 页 共 67 页 典型的性能特征典型的性能特征 测试条件为：AVDD、AVDD3 和 DVDD 均在名义供电电压下； DAC RSET=1

33、0 k，除非另有说明。示例如图 26。 第 22 页 共 67 页 第 23 页 共 67 页 第 24 页 共 67 页 第 25 页 共 67 页 第 26 页 共 67 页 输入输入/输出终端连接建议输出终端连接建议 第 27 页 共 67 页 工作原理工作原理 图 39. 详细的框图 概述概述 AD9912 是高性能、低噪声、14 比特 DDS 时钟合成器，含集成比较器，能满足 灵活应用的需求。其输出信号为方波或正弦波。含集成输出 DAC 的直接数字合成 器(DDS)实现了数控振荡器(DCO)的功能,由系统时钟做时间控制。 基于锁相环的倍频器具备可旁路的能力。 可使用廉价的低频频率源作

34、为系统时 第 28 页 共 67 页 钟。但是为了得到最好的抖动性能，应旁路系统时钟锁相环，且应直接提供低噪 声的高频系统时钟。采样定理决定了上限频率，即 DDS 输出上限频率= 50% fS(这 里 fS指 DAC 采样频率), 但一般推荐的实用限值是 40% fS，以满足必需的片外重 构滤波器的选择性。 重构滤波器的输出信号可以通过输出电路反馈到 AD9912 进行处理。输出电路 包括 HSTL 和 CMOS 输出缓冲器，而且当所需频率超过 DDS 的奈奎斯特范围时，倍 频器是为此而准备的。 另外 AD9912 提供预编程的频率配置文件， 它允许用户不经编程即可生成频率。 这个独特的功能模

35、块在后续章节有所描述。 直接数字合成直接数字合成(DDS) 由频率控制字(FTW)决定 DDS 正弦频率的生成，该控制字是一个数值。与模拟 的正弦发生器不同，DDS 使用数字构建模块且以一个抽样系统方式运行。因此，它 需要采样时钟(fS)以作为 DDS 的基本时间来源。其累加器作为 2 48 取模计数器，由 频率控制字(FTW)决定其程控步长的大小。DDS 模块图详见图 40。 图 40. DDS 模块图 输入 DDS 的48 比特 FTW 提供累加器的种子值。 在 fS的每个周期， 累加器以 FTW 值为步长累加出输出量。例如，设 FTW = 5, 累加器在每一个 fS周期的增量间隔是 第

36、29 页 共 67 页 5。随着时间的过去，累加器达到其能力上限 (在本示例中为 248)并翻转，且保留 余数。累加器翻转的平均速率决定了输出正弦波的频率。下列方程式定义了累加 器的平均翻转率与 DDS 输出频率(fDDS)的换算关系： 求解 FTW 值的方程为： （注：round 指四舍五入） 例如，设fS= 1 GHz ，fDDS= 19.44 MHz，则 FTW = 5,471,873,547,255 (0 x04FA05143BF7)。 正弦波相位可由数值加以控制，该数值是一可编程 14 位相位值 (phase)(参见 I/O 寄存器映射部分)。此外，由 DDS 的相位偏移函数完成换算

37、， 得到的相位偏移 (弧度)由下式给出： 数模转换数模转换(DAC)输出输出 DDS 数字内核输出由正弦波波形数值构成的时间序列。 该序列值依靠(DAC)数模 转换器转换为模拟信号。 DAC 输出的信号通过平衡的电流源结构驱动至两个引脚(见图 41 DAC 输出示 第 30 页 共 67 页 图)。峰值输出电流由两个因素决定，其一是参考电流 (IDAC_REF)，这是建立在 DAC_RSET 引脚之上的；其二是比例因子，这是在 I/O 寄存器里设定的。 IDAC_REF的值是通过引脚 DAC_RSET 与地之间的电阻 RDAC_REF设定的。 引脚 DAC_RSET 内部连接一个 1.2V 的

38、虚拟参考电压，则参考电流由下式给出： 注意到 IDAC_REF的推荐值是 120 A，则 RDAC_REF的推荐值为 10 k。 比例因子由 10 位二进制数构成（FSC），在 I/O 寄存器中的 DAC 满量程电流寄 存器内设定。满量程 DAC 输出电流(IDAC_FS)由下式计算： 应用RDAC_REF的推荐值， 则满量程DAC输出电流在10比特内对应的粒度大约为8.6 mA 到 31.7 mA，默认值为 20 mA。 第 31 页 共 67 页 图 41. DAC 输出 重构滤波器重构滤波器 AD9912 输出的时钟信号是 DDS 与 DAC 结合的产物。DAC 输出的正弦波源自对 fS

39、的抽样。正弦波频率是由输入 DDS 的频率控制字(FTW) 决定。DAC 输出通过一外 部重构滤波器来滤除通带之外的杂波与尖峰。必要时，信号可以返回到芯片上转 变为方波，并经由内部路径到达输出时钟驱动器 或 2 DLL 倍频器。 第 32 页 共 67 页 图 42. DAC 频谱与重构滤波器响应 由于 DAC 是一抽样系统，对 DAC 输入的数字样本，必须经过对其输出的滤波才 能准确地表现。未滤波的 DAC 输出既包含典型的基带信号, 即从直流到奈奎斯特 频率(fS/2)，也包含对基带信号的多重镜像而具有的高频成分。请注意图 42 中奇 数影像是对基带的镜像。此外，整个 DAC 输出频谱受到 sin(x)/x 包络的影响,这 是由 DAC 输出信号的采样保持特性所引起的。 对于使用DAC输出的基本频率的应用， 重构滤波器的响应理当保护基带信号(影 像 0)，并完全拒绝其他影像。然而，实际滤波器的通带常较为平坦，以至于在频 率期望的基础上多加了 20%，尽可能陡峭的滚降，且保持对其余影像有效的拒绝 (虽然不彻底)。依