数字电子技术基础答案

1、.数字电子技术基础答案第1章自测题1.1填空题1. 100011.11 00110101.01110101 11110.01 1E.42. 4 3. 4. 逻辑代数 卡诺图5. 6.7. 代数法 卡诺图 8. 11.2判断题1. 2. 3. 1.3选择题1.B 2.C 3.C1.4 1.5A BL0 010 101 001 111.6 1.7 习题1.1 当,到有1个不为0时，就可以被十进制8整除1.2 (a)（b） (c) 1.3略1.4 (1) (2) (3) (4) 1.5 1.6 (1) (2) (3) (4) (5) 1.7 1.8(1) (2) (3) (有多个答案) (4) (5

2、) (6) 1.9 (1) (2) (3) (4) 1.10 (1) (2) (3) (4) 1.11 1.12 (1) （多种答案） (2) (3) (4) (5) (6) （多种答案） (7) （多种答案）(8) （多种答案） (9) 1.13 略第2章自测题2.1 判断题1. 2. 3. 4. 5. 6. 7. 8. 9. 102.2 选择题1A B 2C D 3A 4B 5B 6A B D 7C 8A C D 9A C D 10.B 习题2.1解：2.2解：(a) 三极管处于放大状态，。(b) 三极管处于饱和状态，(c) 三极管处于截止状态，2.3解： ，取。2.4解： 取。2.5解：

3、均为1.4V。2.6解： 2.7解：，可以在此范围内选取某一标称阻值，如选或。2.8解：(1)：1.4V ：0.3V (2) ：1.4V ：0.3V(3) ：0.3V ：3.6V2.9解：(1) ：3.6V, (2) ：1.4V, (3) ：0V, (4) ：1.4V, 2.10解：(a) (b) (c) (d) 2.11解：2.12 略2.13 略第3章自测题3.1判断题1 2. 3. 4. 5. 6. 7. 83.2 选择题1CD 2B 3C 4D 5ACD 6A 7E 8D 9C 10C11C 12D 13AB 14A 15AB3.3 填空题1 低电平2 修改逻辑设计 接入滤波电容 加选

4、通脉冲习题3.1解:（1）输出函数逻辑表达式为：（2） 列出真值表，略（3） 分析逻辑功能：当A、B、C三个变量不一致时，电路输出为“1”，所以这个电路，称为“不一致电路”。3.2 解: 输出函数逻辑表达式为：（2）列出真值表，略（3）分析逻辑功能 ：该电路是函数发生器。3.3 解：（a）输出函数逻辑表达式为：，逻辑功能：完成异或运算的逻辑功能。（b）输出函数逻辑表达式为：，逻辑功能：当M=0时，Y=B；当M=1时，Y=A。所以它的功能为：完成二选一数据选择器。3.4 解:（1）列出该组合的真值表如表3-4。表3-4 习题3.4的真值表ABCDF000010001100101001100100

5、10101001100011111000110010101001011111000110111110111111（2）利用卡诺图化简并写出F的与非-与非表达式,画出逻辑电路图。逻辑电路图略。3.5 解: （a）Y=X2，2位二进制数的平方最大是1001,输出用4位二进制数Y3Y0，真值表如表3.5所示。表3.5（a）Y=X2的真值表ABY3Y2Y1Y0000000010001100100111001根据真值表3.5（a），写出最简表达式，并转化为与非形式。 Y3= Y2= Y1=0 Y0=B逻辑电路图略。(2) Y =X3 ，3位二进制数的立方最大是(27)10用5位二进制Y4Y0表示，真值表

6、如表3.5（b）所示。表3.5（b）Y=X3的真值表ABY4Y3Y2Y1Y00000000010000110010001111011根据真值表3.5（b），写出最简表达式，并转化为与非形式，如下所示： Y4= Y3=A Y2=0 Y1= Y0=B实现逻辑电路略。3.6 解:首先将F1, F2, F3表示成最小项之和的形式,把二片2线4线译码器扩展成3线8线译码器即可实现该多输出函数。实现逻辑电路略。3.7解:(1) 逻辑电路图略。(2)将二片3线8线译码器扩展为4线16线译码器,实现F1,F2。逻辑电路图略。3.8 解: (1)将要实现的函数转换3变量的最小项的形式，这3个变量要与74151的

7、3个地址端对应，不妨取A、B、C这3个变量，整理后的式子为：将本题目要实现的组合逻辑函数与74151的输出表达式进行比较。输入变量ABC将接至数据选择器的输入端A2A1A0；输出变量接至数据选择器的输出端；将逻辑函数F的最小项表达式与74151的输出表达式相比较，F式中没有出现的最小项对应的数据输入端应接0，即：D0=D3=D5=D6=0；D1=D2=D4=D7=1。逻辑电路图略。(2) 将要实现的函数转换3变量的最小项的形式，这3个变量要与74151的3个地址端对应，不妨取A、B、C这3个变量，整理后的式子为：将本题目要实现的组合逻辑函数与74151的输出表达式进行比较。即可得到如下式子。

8、逻辑电路图略。(3) 将要实现的函数转换3变量的最小项的形式，这3个变量要与74151的3个地址端对应，不妨取A、B、C这3个变量，整理后的式子与74151的输出表达式进行比较。即可得到如下式子，画出连接电路图如图3.8(c)所示。逻辑电路图略。3.9解：（1）当T=0时，ABCD作为4变量的最小项可知：F=m(8,9,10,11)+ d(12,13,14,15)当T=1时，ABCD作为4变量的最小项可知：F=m(2,3，4，5)+ d(12,13,14,15)利用卡诺图化简可得表达式：逻辑电路图略。（2）将要实现的函数转换3变量的最小项的形式，这3个变量要与74151的3个地址端对应，不妨取

9、A、B、C这3个变量，整理后的式子与74151的输出表达式进行比较。即可得到如下式子： 逻辑电路图略。3.10解:根据数据选择器的功能,写出其函数式:3.11 解：列出真值表如表3.11所示，其中A、B、C三个变量表示三个人，Y表示提议是否通过；表3.11 ABCY00000010010001111000101111011111（1）写出最简表达式： 逻辑电路图略。（2）写出最小项的表达式：Y=m3+m5+m6+m7=逻辑电路图略。3.12 解： 表3.12DCBAY3Y2Y1Y0001100000100000101010010011000110111010010000101100101101

10、01001111011100011001001（1）利用卡诺图化简，写出输出的最简表达式： 逻辑电路图略。（2）根据真值表可得：Y3Y2Y1Y0=DCBA-0011 可用74283表示减法运算，Y3Y2Y1Y0=DCBA-0011= DCBA+1100+1。逻辑电路图略。3.13 解：根据真值表写出表达式： 把上式表示成G1G0A这三个变量的最小项的形式，即可得到如下的式子：上式和8选一数据选择器的标准式子相比较，可以得到 逻辑电路图略。3.14解：这实际是利用数据选择器的使能端将若干片4选1扩展为20选1。 20选1的地址变量为5个,故高3位作为译码器的变量输入,译码器的输出作为4选1的选片

11、信号，低2位作为4选1的地址变量。根据以上原理用5片4选1和3线8线译码器及或门组成20选1。图 3.14 3.15解:图3.153.16 解：该电路完成两个3位二进制数是否相同比较功能的电路。3.17 解：将电路分成三个功能块：加法运算电路及比较器、译码电路、显示电路；分析各个功能块的逻辑功能：加法器的输出是A3A0与B3B0的和；比较器完成的是当加法器输出的和小于1010时，比较电路的输出YAB=1。7448是BCD七段显示译码器，输出是高电平有效，可以直接驱动七段共阳极数码管。显示电路显示十进制09。由上述分析可知，该电路实现1位十进制加法器，数码管可以显示相加结果。当相加的结果大于10

12、01时，数码管不显示。3.18解：该电路是一个检测8421BCD码并将其进行四舍五入的电路。3.19解： 根据提示和提议，列出真值表如表3.19所示。用F表示输出变量，并设F=1代表“可输血”；F=0代表“不可输血”。 表3.19ABCDF00001000110010100111010000101101100011101000010011101011011011000110111110011111 根据真值表，写出A、B、C三变量的最小项的形式：用74151来实现，则可得到：图略。3.20 解：构成32地址译码系统需要用4片74LS138译码器。32地址对应5位二进制地址码A4A3A2A1A0

13、，低三位地址A2A1A0为每一片译码器提供8个低位地址，高位地址A4A3作为译码器的使能信号。3.21 解：分析：在使能条件下74138的每一个输出都是对应最小项的非，在使能条件下74151的输出是对应输入数据。因此将控制变量C2C1C0数据选择器的数据选择信号，则输入数据为输出函数，这些函数由三线/八线译码器经与非门组合提供。根据题意，得到74151各个数据输入端的值为：D0=0，D1=ABC=，D2=A+B+C=，D3=，D4=, D5=，D6= AB+AC+BC=，D7=1。得逻辑图如图3.21所示。 图3.213.22解:(1) 两个卡诺圈相切,当A=1,C=1时,F=B+ ,可能出现

14、“0”冒险。将F变换为F=AB+AC+AC增加冗余项AC后消除了上述冒险。(2) F=A当A=1,B=0时F=+C会出现“0”冒险 （a） (b) 消除方法增加冗余项A F=A 无冒险。(3)F=AB当AB由01跳变到10时,由于门延迟不同可能会出现以下冒险: ( c)AB 011110F 101AB 010010 F 101 消除方法在输出端加采样电路,避开冒险(4)F=(d)当ABC取111时F= = 会产生“1”冒险消除方法增加冗余项=ACD+B+ABCF= = =0,消除“1”冒险(5)F=(+C)(A+C)(e)当C=0时，会产生“1”冒险。消除方法：根据卡诺图重新化简。F=C，则无

15、冒险。第4章自测题4.1 判断题1.2.3.4.5.6.7.8.9.11.4.2 选择题1 A 2C 3B 4 B 5 B 6 A 7 B 8 BC 9 C 10 D 11B，C 12C 13 C 14D 15B 16B 17 ABC 18 ABD 19 BCD 4.3 填空题1. RS、D、JK、T、T 2. 基本、同步、主从、边沿 3. 特性表、状态转换图、特性方程、波形图 4. S=0、R=0 5. 2、Q=1、Q=0，Q 6. 空翻、边沿触发器7. 0、1 8. 保持 9.主从、边沿 10. 控制电路11.高 12. 、置0、置1、保持、翻转.习题4.14.24.34.44.54.6(

16、b)4.7略4.84.9解：，4.10解：，4.11解：写出电路的输出方程 列状态转换表如下XZ00000100101011114.12 画出此触发器的状态转换图。第5章自测题5.1 选择题ADCDB，ABBBD，DABBA，C5.2 判断题，5.3 填空题 1 数码，移位 2 组合，时序 3 4个 4 同步，异步习题5.1 （1）需要四个移位脉冲（2）此移位寄存器为右移寄存器（3），完成该操作需要204=80us的时间。5.2 此电路为能自启动的异步五进制计数器。5.3 此电路为能自启动同步五进制计数器。5.4 （1）计数器最高位触发器的输出脉冲频率为（2）需要用10个触发器构成。5.5 此

17、电路为一能自启动的同步五进制计数器。5.6 计数器有六个独立状态，状态转换图如图T5-6所示。图T5-65.7可以用下降沿触发的JK触发器构成的一个三进制计数器来实现。输出方程和驱动方程为 能自启动。逻辑图略5.8 输出方程及驱动方程。 ， ， ， 能够自启动。电路图略5.9输出方程，驱动方程 ， ， ，电路能够自启动。逻辑图略。5.10 （1）按照给定的状态转换图画出次态卡诺图如图T5-10（a）所示，求出、状态方程，选用D触发器，即得到驱动方程。（a）图T5-10（a）、的卡诺图分别如图T5-10（b）（c）（d）所示。（b）（c）（d）图T5-10（b）（c）（d）合并1得到（2）检查自

18、启动能力将M=0时，=000、111代入状态方程，得到=111、000。将M=1时，=000、111代入状态方程，得到=111、000。因此电路不能自启动。（3）改圈的卡诺图即可使电路由不能自启动变为自启动，的卡诺图如图T5-10（e）。图T5-10（e）得到（4）画出电路图电路图略。5.11 （1）状态转换如图T5-11（a）所示：图T5-11（a）（2）选下降沿触发的JK触发器。求出输出方程和驱动方程图T5-11（b）（3）检查自启动 能自启动（4）画出逻辑图5.12 （a）八进制计数器（b）七进制计数器5.13 CT74290（）为九进制计数器，CT74290（）为六进制计数器，因此此电

19、路为9*6=54进制计数器。5.14 该图为六进制计数器。5.15 解法一：；40=10*4 电路如图T5-15（a）所示。图T5-15（a）解法二：40=5*8 电路如图T5-15（b）所示。 图T5-15（b）5.16解：用CT74290构成8421BCD码的24进制计数器如图T5-16所示。 图T5-165.17 方案一：电路如图T5-17(a)所示。图T5-17(a)方案二：电路如图T5-17(b)所示。图T5-17(b)5.18 CT74160为带同步预置端的十进制加法计数器，由图可知，当CO=1时，；而T1147为二十进制优先权编码器，当时，同时其余输入端为1时，此时CT160为九

20、进制计数器，其状态转换图如图T5-18所示. 图T5-18Z的频率fz是CP频率fcp的1/9。用此方法分析可得下表：接低电平的输入端000100100011010001010110011110001001fzfcp1/91/81/71/61/51/41/31/20fz0.111f00.125f00.143f00.167f00.2f00.25f00.333f00.5f00f05-19 波形图如图T5-19所示。图T5-195.20 CT161（）为九进制计数器，CT74161（）为四进制计数器 5.21 可采用多种方法构成图T5-21.图T5-215.22 方案一，采用反馈归零法，（100）D

21、=（11000100）B，如图T5-22（a）所示。图T5-22（a）方案二，采用级连法100=1010，如图T5-22（b）图T5-22（b）5.23 96KHz60=1600=161010其中方案之一如图T5-23所示。.图T5-235-24 （1） 该计数器为六进制计数器。状态转换图如图T5-24a所示。图T5-24a（2）由状态转换图可以得到次态卡诺图如图5-24b。图5-24b（3）选用JK触发器，由次态卡诺图得到电路的状态方程和驱动方程。（4）检查自启动能力将110和111代入电路的状态方程得到次态分别为011和001，因此电路能自启动。（5）根据驱动方程画出电路图。电路图略。5.

22、25 （1）CT4194清零后，S1S0=01，处于右移工作状态，为五进制计数器，图b为七进制计数器。（2） T4194构成扭环形计数器时，从 、 、取反馈分别构成2、4、6、8分频（即M=2n）。如果将两个相邻触发器输出端加到与非门输入端共同作为反馈信号来说，就可使计数器的模M由2n变为2n-1.5.26 （a）（b）T5-265.27 由表T5-27可知，此电路每隔八个CP脉冲循环一次，所以应设计一个八进制计数器。用CT74290利用反馈归零法实现八进制计数器 ，然后再对计数器的输出进行译码，从而实现需要的输出。（1）译码真值表如表T5-27b。表T5-27b 00000001001000

23、110100010101100111000100010001111001010100（2）写出逻辑函数表达式由真值表可得输出表达式：A（红）=B（绿）=C（黄）=（3）化简利用约束项并用卡诺图化简得：A（红）=B（绿）=C（黄）=（4）电路图略 第6章自测题6.1判断题1.，2.，3.，4.，5.，6.，7.，8.6.2 选择题1.BC 2.B 3.C 4.AB 5.B 6.B 7.B 8.D 9.C 10.D 11.B 12.D6.3填空题 1.TTL、COMS 2.滞后，回差、输出脉冲宽度 3.多谐振荡器，施密特触发器、单稳态触发器 4 石英晶体振荡器、暂稳态习题6.1 略6.2 略6.3

24、6.46.5 略6.6解：（1）555组成的单稳态触发器。（2）uI、uO波形如图所示。输出脉冲宽度由下式求得：TW=RCln3=1001033.310-61.1=363（ms）6.7此电路属于施密特触发器形式。正常工作时，光电管导通，施密特触发器输入为高电平，OUT=“0”。一但出现断线故障，光电管截止，施密特触发器输入变为低电平，OUT=“1”，继电器使开关闭合，DL报警。6.8解（1）（ 2 ）增大 R 3（ 3 ）电路中电容 C2 起滤波作用，电容 C3 起隔直、通交流的作用。6.9解：（1）多谐振荡器（2）当细铜丝不断时，555 定时器的RD 置成低电平，使Q 输出始终为低电平，喇叭

25、不响。当细铜丝拉断时，555 定时器的RD 置成高电平，Q输出方波信号，喇叭发出报警声。6.10解：（1）计数器的状态转换图为：为三进制计数器。（2）TW=0.7RextCext=0.7501030.0210-6=0.7ms（3）第7章自测题7.1 判断题1. 2. 3. 4. 5. 6. 7. 8. 9. 10.7.2 选择题1.BD 2.D 3.C 4.C 5.C 6.C 7.A 8.D 9.B 10.A 11.D 12.C 13.A 14.ACD 15.B7.3 填空题1. 存储容量 存取时间 2电容，暂时存储信息，地址译码器，读/写控制，存储矩阵3掩膜ROM、可编程ROM、可擦除可编程

26、ROM习题7.1解:把上述式子转化成最小项的形式：7.2解:把上述式子转化成最小项的形式：7.3 解：用1KB1位的RAM扩展成1KB4位的存储器，需用4片如图11-16所示的RAM芯片，接线图为：I/O0I/O10241R/W CS A9A0I/O1I/O10241R/W CS A9A0I/O2I/O10241R/W CS A9A0I/O3I/O10241R/W CS A9A0A0R/W A9CS7.4 7.5略。第8章自 测 题8.1 解：可编程逻辑器件主要有：PROM、PLA、PAL、GAL、CPLD、FPGA。可编程逻辑器件是可由用户编程、配置的一类逻辑器件的泛称。可编程逻辑器件实际上

27、是一种将不具有特定逻辑功能的基本逻辑单元集成的通用大规模集成电路，用户可以根据需要对其编程，进而实现所需的逻辑功能。8.2 解：PAL相对于PROM而言，使用更灵活，且易于完成多种逻辑功能，同时又比PLA工艺简单，易于实现。它采用双极型工艺制作，熔丝编程方式，工作速度较高。它由可编程的与逻辑阵列、固定的或逻辑阵列和输出电路三部分组成。通过对与逻辑阵列编程，可以获得不同形式的组合逻辑函数。另外，在有些型号的PAL器件中，输出电路中设置有触发器和从触发器输出到与逻辑阵列的反馈线，利用这种PAL器件还可以很方便地构成各种时序逻辑电路。PAL器件的输出电路结构有：专用输出结构、可编程输入/输出结构、寄

28、存器输出结构、异或输出结构、运算选通反馈结构等五种类型。8.3 解：PAL采用双极型工艺制作，熔丝编程方式，工作速度较高。它由可编程的与逻辑阵列、固定的或逻辑阵列和输出电路三部分组成。通过对与逻辑阵列编程，可以获得不同形式的组合逻辑函数。另外，在有些型号的PAL器件中，输出电路中设置有触发器和从触发器输出到与逻辑阵列的反馈线，利用这种PAL器件还可以很方便地构成各种时序逻辑电路。GAL是在PAL的基础上发展起来的，它继承了PAL的与-或阵列结构，不同的是它采用了电擦除可编程的E2CMOS工艺制作，有电擦写反复编程的特性。GAL器件具有灵活的输出结构，它的输出端设置了可编程的输出逻辑宏单元(OL

29、MC, Output Logic Macro Cell)，通过编程可以将OLMC设置成不同的输出方式，具有很强的通用性。8.4 解：GAL采用了电擦除可编程的E2CMOS工艺制作，有电擦写反复编程的特性。GAL的输出逻辑宏单元能实现专用输入、专用组合、输出反馈组合、输出时序电路组合输出、寄存器输出等逻辑功能。8.5 解： 结构差异。CPLD大多是基于乘积项(Product-Term)技术和E2PROM(或Flash)工艺的；FPGA一般是基于查找表(LUT)技术和SRAM工艺的。 延迟可预测能力。CPLD的布线结构决定了它的时序延迟是均匀的和可预测的；FPGA的布线结构导致了传输延迟是不相等的

30、、不可预测的，这会给设计工作带来麻烦，也限制了器件的工作速度。 适合场所。虽然CPLD和FPGA的集成度都可达到数十万门，但相比较而言，CPLD更适合于完成各类算法和组合逻辑；而FPGA则更适合于完成时序较多的逻辑电路。换句话说，FPGA更适合于触发器丰富的结构，而CPLD更适合于触发器有限而乘积项丰富的结构。 CPLD比FPGA使用起来更方便。CPLD的编程采用E2PROM或Flash技术，无需外部存储器芯片，使用简单；而FPGA的编程信息需存放在外部存储器上，使用方法复杂，且FPGA的编程数据存放在EPROM中，读出并送到FPGA的SRAM中，不利于保密。基于SRAM编程的FPGA在系统断

31、电时编程信息会随之丢失，因此每次开始工作时都要重新装载编程数据。 在编程上，FPGA比CPLD具有更大的灵活性。CPLD通过修改具有固定内连电路的逻辑功能来编程；FPGA主要通过改变内部连线的布线来编程。FPGA在逻辑门下编程；而CPLD在逻辑块下编程。 一般情况下，CPLD的功耗要比FPGA的大，且集成度越高越明显。习 题8.1 解：可编程逻辑器件的发展经历了以下过程：PROMPLAPALGALCPLDFPGA。第7章讲述的PROM就是一种PLD器件，PROM之后产生了可编程逻辑阵列(PLA, Programmable Logic Array)、可编程阵列逻辑(PAL, Programmable Array Logic)、通用阵列逻辑(GAL, Generic Array Logic)、复杂可编程逻辑器件(CPLD, Complex Programmable Logic Device)和现场可编程门阵列(FPGA, Field Programmable Gate Array)等几种类型。8.2 解：8.3 解：在结构上，它包括宏单元(Macrocell)、逻辑阵列块