电子技术基础-数字部分(第六版)-康华光第2章逻辑代数与硬件描述语言基础共5节.ppt

1、2.逻辑代数和硬件说明语言基础，2.1逻辑代数基本定理和身份2.2逻辑函数表达式格式2.3逻辑函数的代数简化方法2.4逻辑函数的卡诺图简化方法2.5硬件说明语言Verilog HDL基础，基本要求，1，熟悉逻辑代数的一般基本规则，身份和规则。4，硬件描述语言Verilog HDL，2，掌握逻辑代数的表示方法，3，掌握逻辑代数转换和卡诺图简化方法；2.1.1逻辑代数的基本法则和身份，2.1逻辑代数的基本定理和规则，2.1.2逻辑代数的基本规则，2.1逻辑代数的基本定理和规则，逻辑代数也称为布尔代数。它是分析和设计现代数字逻辑电路不可或缺的数学工具。逻辑代数具有用于处理表达式以完成逻辑回路的简化、

2、转换、分析和设计的一系列法则、定理和规则。逻辑关系是指事件发生的条件和结果之间的因果关系。在数字电路中，经常用输入信号表示工作的条件，用输出信号表示结果。条件和结果的两种对立状态分别显示为逻辑“1”和“0”。1，基本公式，2.1.1逻辑代数的基本定律和恒等式，吸收法，2，基本公式的证明，等式，右侧函数值的真值表，(真值表证明法)，示例证明，牙齿规则称为赋值规则。例如：B (A C)=BA BC，A而不是A D、B (A D) C=B(A D) BC=BA BD BC，替换规则可以扩展所有逻辑表达式的所有基本公式或法则的应用范围，原始变量将变为反向变量，反向变量将替换为原变量将1替换为0，0，将

3、0替换为1。结果是原始函数的逆函数。2 .翻转规则：解析：根据翻转规则，对所有逻辑函数，其中和()为或()或()为和()；将1替换为0，将0替换为1。那么，得到的新函数式是L的对偶式。示例：逻辑函数的双表达式为，3 .对偶规则：如果逻辑恒等式成立，则该等式两侧的对偶也相同。这就是大邱规则。双重规则可让您从已知公式(例如吸收规则、2.2逻辑函数表示式格式、2.2.2最小和最小项目表示式、2.2.1逻辑函数表示式格式、2.2、2、或-和表达式，部分或项执行由逻辑操作组成的表达式。或运算符和运算符连接。n变量X1，X2，Xn的最小值是n个系数的乘积。每个变量作为原始变量或非变量出现在乘积项中，并且只

4、出现一次。一般n个变数的最小项目必须为2n个。1 .最小项目的定义和性质，2.2 .2最小项目和最小项目表示式，所有最小项目的总和为1。对于所有最小项目，仅将一组变量的值设置为1。两个最小项的乘积为0。，最小项表达式、“and”或“逻辑表达式”；And或样式的每个产品项目都是最小的项目。=m7m6m3m5，由几个茄子最小的项目或组成的表达式，也称为标准和-或表达式。范例2是最小项目表示式，a .移除非号码，b .移除括号，n个变数X1、X2、Xn的最大项目为n个系数或上。每个变量作为原始变量或非变量出现在或项目中，并且只出现一次。一般n个变数的最大项目必须为2n个。1 .最大项目的定义和性质，

5、2.2.2最大和最大项目表示式，例如，三个逻辑变数a、b、c的最大项目为8个(23)，即1 .最大项目的定义和性质、最大项目的表现法、总最大项目的乘积为0。对于最大的项目，仅使一组变量的值为零。两个最大项的和为1。最大项目的特性：2。最小和最大项目的关系，例如，逻辑电路的真值表编写最小和最大项目表达式，如右侧。最小项表达式：将L1的每个最小项相加，最大项表达式：乘以L0的每个最大项，2.3逻辑函数的代数简化方法，2.3.2逻辑函数的代数简化方法，2.3.1逻辑函数的最简单形式，2.3逻辑函数的代数方法，图(A)和图(B)、or and表达式、and not-and表达式、and-or-not表

6、达式、or或not表达式、and-or表达式、2.3.1逻辑函数、包含的项目数最小、每个项目中变量数最小的and-或表达式，1，逻辑函数的简化，简化的主要方法：公式(代数法)图解法(卡诺图法)，代数化简化法：使用逻辑代数的基本定律和恒等式简化的方法。合律3360，2.3.2逻辑函数的代数简化方法，吸收法：A AB=A，剔除法：配律：通常集成电路芯片上只有一个门电路，为了减少门电路的种类，需要转换逻辑函数表达式。2，逻辑函数形式的变化，(1)查找最简单的and-or表达式并绘制相应的逻辑图。(2)仅绘制通过郑智薰门实现的电路。解决方案：例如，已知，2.4逻辑函数的卡诺图简化方法，使用2.4.2卡

7、诺图简化逻辑函数，使用2.4.1卡诺图显示逻辑函数，1。逻辑代数很容易与一般代数的公式混淆，简化过程必须精通所有公式。2.代数简化没有依赖人类经验和灵活性的完美方法。3.用这种简化方法技巧强，难以掌握。特别是对代数化简化后得到的逻辑表达式是否是最简单的判断，存在一定的困难。卡诺图法比较容易得到最简洁的逻辑表达式。在使用代数简化过程中遇到的困难：2.2.3使用卡诺图表示逻辑函数，1，卡诺图的推导，卡诺图：N变量中所有最小的项目都显示为小方块，将逻辑相邻的最小项目排列在几何位置上，结果图称为N变量的卡诺图。逻辑相邻的最小条目：如果两个最小条目中只有一个条目的变量为徐璐半变量，则两个最小条目在逻辑上

8、相邻。，1，0，0，1，00，01，11，10，3变量卡诺度，4变量卡诺度，2变量卡诺度，2变量卡诺度，2变量卡诺度，2，卡诺度的特征，3。已知逻辑函数绘制卡诺图。如果逻辑函数是最小的项表达式，则在卡诺岛中查找与表达式中最小项相对应的小正方形，然后填充1，剩下的小正方形填充0(有时也可以显示为空格)，就可以得到相应的卡诺岛。所有逻辑函数都等于卡诺图上1人矩形的最小项的和。示例2，绘制下面的卡诺图。2.填充卡诺度，使用2.4.2卡诺度简化逻辑函数，1，简化的基础，2，简化步骤和卡诺度简化逻辑函数的步骤如下：，(1)将逻辑函数写为最小的项目表达式，(2)用最小的项目表达式填充卡诺度，并填充所有表达

9、式中包含的最小项目、相应的棋盘格1和剩馀的棋盘格0。(3)合并最小的项目，将相邻的1检查环捆绑在一个组(包裹)中。每个组包含2n个复选框，并记录为每个周长的新乘积项。牙齿书的包围圈用虚线框表示。绘制包围时要遵循的原则：，与这些变量的值相对应的最小项目称为相关项目或随机项目。在包含无相关项的逻辑函数的卡诺图简化中，其值可以取0或1，根据取的值，可以最大限度地简化函数。例如：在：中，必须设计可以确定一位小数是奇数还是偶数的逻辑电路。如果小数是奇数，则回路输出为1；如果小数是偶数，则回路输出为0。解释： (1)列出真值表，(2)绘制卡诺图，(3)简化卡诺图，2.5.1 Verilog语言的基本语法规

10、则2.5.2变量的数据类型2.5.3运算符2.5硬件说明语言Verilog HDL基础，硬件说明语言HDL(以文本说明数字系统硬件结构和行为的语言，可以表示逻辑电路图、逻辑表达式和复杂数字逻辑系统执行的逻辑功能，HDL是高级自动化设计的起点和基础。2.5硬件描述语言Verilog HDL基础，电脑到HDL处理：逻辑合成是在HDL所述数字逻辑电路模型中导出电路基本组件列表和组件之间的连接关系(也称为门级网络表)的过程。类似于编译高级语言设计以生成目标代码的过程。用于创建门级组件和连接关系的数据库，可以创建集成电路或印刷电路板PCB。逻辑仿真是指使用计算机模拟软件预测数字逻辑电路的结构和行为。模拟

11、器解释HDL说明，并将电路的输出作为文本或时间序列波形图提供。模拟期间，如果在设计中发现错误，则必须及时更正HDL说明。2.5.1 Verilog语言的基本语法规则，对于数字电路说明(也称为建模)，Verilog语言提供了完整的语法结构。1间隔符： Verilog的间隔符主要起到分隔文本的作用，使文本错误，便于阅读和修改。分隔符包括空格(b)、制表符(t)、换行符(n)和分页符。2注释：注释是为了提高程序的可读性，在编译时不起作用。多行注解文字(多行注解写入):/*-*/；单行注释符号：以/开始，并以注释文字结束，直到行尾。Verilog语言用于指示数字逻辑回路的逻辑状态，它指定了四个茄子默认

12、逻辑值。标识符：是用于命名对象(例如模块名称、回路的输入和输出通信端口、变量等)的字符串。以英文字母或下划线开头(例如，clk，counter8，_net，bus_A)。关键字：是Verilog语言本身中规定的特殊字符串，用于定义语言的结构。例如，module、endmodule、input、output、wire、reg、and等是关键字。关键字全部为小写，关键字不能用作标识符。4逻辑值集合、3标识符和关键字、5常量及其表示法、实数常量和Verilog使您可以使用参数定义语句定义表示称为符号常量的常量的标识符。定义的格式包括parameter参数名称1常量表达式1、参数名称2常量表达式2、例

13、如，parameter BIT=1、BYTE=8、PI=3.14，常数，整数类型(例如，3b101、5o37、8he3、8b1001_0011，2.5.2变量的数据类型，单线网络类型3360是输出始终根据输入更改更新值的变量，通常为/以上回路的输出信号L，网络变量wire 7:0)/声明8位宽度的网络巴士变量。寄存器变量对应于保持状态的回路元素，例如触发器寄存器。寄存器变量只能在initial或always中赋值。2，寄存器类型，4茄子寄存器类型的变量，例如regclock/定义1位寄存器变量reg 3:0 counter。/4位寄存器变量，1 .定义运算符、2.5.3运算符和优先级。运算符分

14、为算术运算符、逻辑运算符、关系运算符、移位运算符等。如果反复接合相同的操作数，则还可以使用由双大括号组成的操作符，例如4A=4b1111，2a，2a，将两个或多个信号中的一些位组合起来，作为新的操作数进行运算。位连接运算符，设置A=1b1，B=2b10，C=2b00，B，c4b1000a，b1，c03b110a，B，C，3b101=8b1100010运算符的优先级从下到上递增。一般用法：condition_expr？Expr1:expr2:条件运算符，是三重运算符，它根据条件表达式的值选择表达式。以便首先计算第一个操作数condition_expr的值，如果结果为逻辑1，则返回第二个操作数expr1的值作为结果。结果为逻辑0，将第三个操作数expr2的值作为结果返回。基本语句级组件模型、多输入语句、多输出语句、三状态语句、2.5.4 Verilog内部的基本语句级组件、语句级建模3360以HDL规定的文本语言表示逻辑电路图。1，多个输入语句，仅允许一个输出，但可以有多个输入。and A1(out，in1，in2，in3)；X-不确定状态，Z-高电阻状态，2，多输出语句，允许多输出，只有一个输入。not N1(out1，out2，in)；buf B1(out1，out2，in)；3、3状态语句、输出、数据输入和输入控制。如果输入控制信号无效