第三章运算方法与运算器2007(2).ppt

1、1,补码一位除法,1补码不恢复余数法的原理 补码一位除法为避免溢出，同样也要求被除数的绝对值一定要小于除数的绝对值。 被除数、除数、商、余数均为补码，符号位与数值位一起参加运算，商的符号与数值位可由统一的算法求得。,2,补码一位除法,1)比较：商上0或1是由被除数、除数的绝对值比较大小决定的。 被除(余)数与除数同号 相减比较大小 商为正 被除(余)数与除数异号 相加比较大小 商为负,新余数与除数同号 够减,新余数与除数异号 不够减,新余数与除数异号 够减,新余数与除数同号 不够减,(-3)/(-2) (-3)/(-6),(-3)/2 (-3)/6,3,补码一位除法,补码不恢复余数法的运算规则

2、 (1)符号位参与运算，被除数与除数均用双符号位补码表示； (2)被除数与除数同号，被除数减去除数。被除数与除数异号，被除数加上除数。商的符号取值见(3)； (3)余数与除数同号，商上1，余数左移一位减去除数；余数与除数异号，商上0，余数左移一位加上除数，余数左移加/减除数后得到了新余数； (4)重复(3)，若采用末位“恒置1”法，则包括符号位在内共重复(3)n次；若采用校正法包括符号位在内，则应重复(3)n+1次，第(n+1)次不左移，然后决定是否校正。 算法流程如图3-9所示。图中x补为被除数，y补为除数。r表示余数，qn为商的末位。,4,补码一位除法,2)上商： 被除数与除数同号 相减比

3、较大小 商为正 被除数与除数异号 相加比较大小 商为负,新余数与除数同号 够减,新余数与除数异号 不够减,新余数与除数异号 够减,新余数与除数同号 不够减,商上1,商也是补码，所以负商时除最后一位外，商的各数值位与真值相反。,5,补码一位除法,2)新余数： 被除数与除数同号 相减比较大小 商为正 被除数与除数异号 相加比较大小 商为负,新余数与除数同号 够减,新余数与除数异号 不够减,新余数与除数异号 够减,新余数与除数同号 不够减,商上1,是真余数，所以，下一步：左移一位，再减除数,是假余数，所以，下一步：左移一位，再减除数（上一步是做的加法）,6,补码一位除法,2)上商： 被除数与除数同号

4、 相减比较大小 商为正 被除数与除数异号 相加比较大小 商为负,新余数与除数同号 够减,新余数与除数异号 不够减,新余数与除数异号 够减,新余数与除数同号 不够减,商上0,商也是补码，所以负商时除最后一位外，商的各数值位与真值相反。,7,补码一位除法,2)新余数： 被除数与除数同号 相减比较大小 商为正 被除数与除数异号 相加比较大小 商为负,新余数与除数同号 够减,新余数与除数异号 不够减,新余数与除数异号 够减,新余数与除数同号 不够减,商上0,是真余数，所以，下一步：左移一位，再加除数,是假余数，所以，下一步：左移一位，再加除数,8,补码一位除法,补码不恢复余数法的运算规则 (1)符号位

5、参与运算，被除数与除数均用双符号位补码表示； (2)被除数与除数同号，被除数减去除数。被除数与除数异号，被除数加上除数。商的符号取值见(3)； (3)余数与除数同号，商上1，余数左移一位减去除数；余数与除数异号，商上0，余数左移一位加上除数，余数左移加/减除数后得到了新余数； (4)重复(3)，若采用末位“恒置1”法，则包括符号位在内共重复(3)n次；若采用校正法包括符号位在内，则应重复(3)n+1次，第(n+1)次不左移，然后决定是否校正。 算法流程如图3-9所示。图中x补为被除数，y补为除数。r表示余数，qn为商的末位。,9,补码一位除法,商的符号位为什么与数值位以同样规律运算？ 在不溢出

6、时|x|y|，应该是不够减的。 被除数与除数同号 相减比较大小 商为正 被除数与除数异号 相加比较大小 商为负,新余数与除数同号 够减,新余数与除数异号 不够减,新余数与除数异号 够减,新余数与除数同号 不够减,商上0,商上1,10,补码一位除法,3)余数的修正 被除数与除数同号 相减比较大小 商为正 被除数与除数异号 相加比较大小 商为负,新余数与除数同号 够减,新余数与除数异号 不够减,新余数与除数异号 够减,新余数与除数同号 不够减,余数与被除数异号，加上除数校正。,余数与被除数异号，减去除数校正。,除不尽时余数在下述情况下要校正。（假余数）,11,补码一位除法,4)商的修正 上述推导实

7、际上是按反码规则推导的。可以证明： (1) 除尽时，如果除数为正，商不必校正；若除数为负则商需要校正，即加2-n； (2)除不尽时，如果商为正不必修正；如果商为负，则商需要加2-n进行修正。 这就是校正法。 恒置1法是少做一步除法，将最后一位置为1的简便算法。这种算法不必再修正商，但是一般来说是商的近似值。,12,补码一位除法,补码不恢复余数法的运算规则 (1)符号位参与运算，被除数与除数均用双符号位补码表示； (2)被除数与除数同号，被除数减去除数。被除数与除数异号，被除数加上除数。商的符号取值见(3)； (3)余数与除数同号，商上1，余数左移一位减去除数；余数与除数异号，商上0，余数左移一

8、位加上除数，余数左移加/减除数后得到了新余数； (4)重复(3)，若采用末位“恒置1”法，则包括符号位在内共重复(3)n次；若采用校正法包括符号位在内，则应重复(3)n+1次，第(n+1)次不左移，然后决定是否校正。 算法流程如图3-9所示。图中x补为被除数，y补为除数。r表示余数，qn为商的末位。,例3.17x补=0.1001，y补=0.1011，用不恢复余数法求x/y补=? 解：x补=00.1001 y补=00.1011 -y补=11.0101,被除数/余数 商 上商位 说明 00.1001 0.000 0 +-y补 11.0101 同号，减除数比较 11.1110 0.000 0 余数r

9、0与除数异号，商上0 11.1100 0.000左移一位 +y补 00.1011 加除数比较 00.0111 0.000 1 r1与除数同号，商上1 00.1110 0.001左移一位 +-y补 11.0101 减除数比较 00.0011 0.001 1 r2与除数同号，商上1 00.0110 0.011 左移一位 +-y补 11.0101 减去除数比较 11.1011 0.011 0 r3与除数异号，商上0 11.0110 0.110 左移一位 +y补 00.1011 加除数比较 00.0001 0.110 1 r4与除数同号，商上1 (n+1=5步),故x/y补=0.1101，余数r补=0

10、.0000001 因未除尽，商又为正，因此商不必修正。 商为正且余数又与被除数同号，故余数也不必修正。,例3.18x补=1.0111，y补=0.1101，求x/y补=? 解：-y补=11.0011 计算过程如下页所示 得x/y补=1.0100，余数r补=1.11111111（补码右移） 因为商为负，余数又不等于0，商应修正，即x/y补=1.0100+0.0001=1.0101。 商为负且余数与被除数同号，故余数不必修正。（此例中恰好就是恒置1法的结果） 实现补码不恢复余数除法的逻辑结构与图3-8十分相似，这里不再叙述。,被除数/余数 商 上商位 说明 11.0111 0.000 0 +y补 0

11、0.1101 x补与y补异号，加除数比较 00.0100 0.000 1 余数r0与除数同号，商上1 00.1000 0.001 左移一位 +-y补11.0011 减除数比较 11.1011 0.001 0 r1与除数异号，商上0 11.0110 0.010 左移一位 +y补 00.1101 加除数比较 00.0011 0.010 1 r2与除数同号，商上1 00.0110 0.101 左移一位 +-y补11.0011 减去除数比较 11.1001 0.101 0 r3与除数异号，商上0 11.0010 1.010 左移一位，用“恒置1法” 末位置1便可结束运算， 即商为1.0101 +y补0

12、0.1101 校正法则多做一步，即加除数比较 11.1111 1.010 0 r4与除数异号，商上0,18,阵列除法器,19,阵列除法器,(YiP)+Xi+C (原码不恢复 余数算法),+Xi+C ,P=1,Yi+Xi+C ,P=0,20,阵列除法器,若够减，c=1。根据原码加减交替规则，商“1”，即q=1，余数左移一位，下一步应作减法，p=q=c=1 所以，xi-yi,21,阵列除法器,若不够减，c=0。根据原码加减交替规则，商“0”，即q=0，余数左移一位，下一步应作加法，p=q=c=0 所以，xi+yi,22,作业,3.6 3.7,23,规格化浮点数算术运算,浮点运算因增加阶码运算和规格

13、化过程，故比定点运算复杂。 实现,只有定点运算部件的计算机 软件,定点运算部件和协处理器（浮点）,浮点运算部件,24,浮点数加减运算,加/减运算过程： 对阶 尾数相加/减 规格化及舍入 判断溢出,25,浮点数加减运算,设两浮点数x和y，分别为： 其中Ex、Ey为阶码，Mx、My为尾数。 加/减运算的规则为：,26,浮点数加减运算,1. 对阶 小数点对齐。 对阶的方法是使小阶向大阶看齐。 1)先求两阶码的差 2)使阶码小的数据的尾数右移(右移次数为两阶码的差值)，同时相应使其阶码增加(以期保持其值不变)。,27,浮点数加减运算,2. 尾数相加/减 阶码对齐后，可按定点数加减运算方法直接对两个尾数

14、进行加/减运算，并得到结果的符号。 3. 规格化及舍入 (1)规格化:由于运算结果仍要以规格化的形式存储或进行后继运算，尾数相加/减后，如果得到的结果不是规格化数，则应对尾数规格化。,28,浮点数加减运算,有两种情况需要规格化： 运算结果尾数有溢出。原因是尾数运算结果的绝对值大于或等于1。这在定点运算中是不允许的。但在浮点运算中，只要将尾数向右移(即右规)一位，同时将阶码加1，就可使结果变为规格化数； 运算结果没有溢出，但不是规格化数。进行规格化处理即可。 正数的原码、补码：00.1 负数的原码：11.1 负数的补码：11.0,29,浮点数加减运算,(2)舍入:对阶或向右规格化时尾数要右移，因

15、而尾数的最低几位可能被移出丢掉而产生一定误差。为了减少误差，通常要进行舍入处理。 00.1000 1101 右移1位后 00.0100 0110 丢失了最低位的1,30,浮点数加减运算,常用的舍入方法有三种： 恒舍:尾数不论丢掉的是何内容，一律舍去而保留的尾数部分不作任何改变； 尾数为原码或补码采取“恒置1”、负数反码采取末位“恒置0”规则: 这是一种易行性仅次于恒舍法的舍入方法，就把保留的尾数最低位置1或0，而不管丢掉的是何内容； 尾数原码、补码与正数反码采取“0舍1入”、负数反码采取“1舍0借”规则: 这是最常用的方法。即右移时丢掉尾数的最高数值位(也就是最后移出的位)为0，则舍去，是1时

16、则加到保留的尾数最末位(注意这时有可能引起一连串的进位，最后又使尾数溢出，因而又要进行一次右规)。 分析表明，恒舍法不适合补码表示的尾数，而另两种舍入规则均适用于原码或补码表示的尾数。,31,浮点数加减运算,4 判断有无上、下溢出： 浮点数的判溢出是判阶码是否溢出。 在进行规格化过程中阶码可能产生溢出。当运算结果进行左规时，阶码要减小，有可能产生下溢(即阶码比可表示的最小负数还要小)，这时用机器0(即把阶码和尾数的所有位全置成0)表示，但机器可继续运算。 当运算结果进行右规时，阶码要增加，有可能产生上溢(即阶码比可表示的最大正数还要大)，这时将引起出错，浮点运算硬件应当发出信号进行溢出中断处理

17、,例3.20 x=2010.1101，y=211(-0.1010)，求x+y=? 解：设两数的阶码和尾数在计算机中均以补码表示；阶码4位，其中两位为符号位；尾数6位，其中两位为符号位。 x补=00,01，00.1101 y补=00,11，11.0110 (1) 对阶 阶差E补=Ex-Ey补 =Ex补+-Ey补 =00,01+11,01=11,10 即E=-2，表示Ex比Ey小2， 因此将x的尾数右移二位，成为00.0011(设舍入采用“0舍1入”法)，使得Ex也等于11。 x补=00,11，00.0011,(2) 尾数相加 Mx补= 00.0011 +) My补= 11.0110 Mx+My补

18、=11.1001 即得x+y补=00,11，11.1001 (3) 规格化及舍入 由于尾数求和结果的符号位和数值最高位相同，故不是规格化数，需要向左规格化(尾数左移一位，阶码减1)。由此得规格化后的结果为： x+y补=00,10，11.0010 本题因是左规，不需要舍入处理。 (4) 判断溢出 和数的阶码为00,10，未产生溢出。 最后结果为：x+y=210(-0.1110)。,34,浮点数乘除运算,浮点数乘/除运算因不需要对阶，比加减运算容易一些。乘/除运算过程为： (1) 阶码相加/减； (2) 尾数相乘/除； (3) 规格化及舍入； (4) 检查有无上、下溢出。 设两浮点数为：x=2Ex

19、Mx，y=2EyMy 则运算规则可写成： xy=2(Ex+Ey)(MxMy) xy=2(Ex-Ey)(MxMy),35,浮点数乘除运算,阶码与尾数的运算方法与定点运算相同，规格化、舍入、判溢的方法如上所述。 两规格化数相乘，阶码之和产生溢出则溢出。 两规格化数相除，尾数最多右规一次。尾数相除且商大于1时，则不能按溢出处理，而应通过把尾数右规一次，同时阶码加1来处理。,36,浮点数乘除运算,例3.21 设x、y的阶码为补码形式，尾数为原码形式。X的阶码为0,001，尾数0.1010；y的阶码1,111，尾数0.1001。用浮点运算方法计算：x/y（阶码用移码加/减法，尾数用原码加减交替法）。 解

20、：因为x尾数0.1010大于y的尾数0.1001，所以要调整x，即x调整为阶码0,010，尾数0.0101； 则x=0.0101*20010, y=0.1001*21111，下面用原码不恢复余数除法求：0.01010.1001。 -|y|补=11.0111(用双符号表示),被除数x/余数r 商数q说明 00.0101 +-|y|补 11.0111x-y 11.1100 0 余数为负，商上0 11.1000 0 r和q左移一位 +|y| 00.1001加除数 00.0001 0.1 余数为正，商上1 00.0010 0.1 r和q左移一位 +-|y|补 11.0111减除数 11.1001 0.

21、10 余数为负，商上0 11.0010 0.10 r和q左移一位 +|y| 00.1001加除数 11.1011 0.100余数为负，商上0 11.0110 0.100 r和q左移一位 +|y| 00.1001 加除数 11.1111 0.1000余数为负，商上0,38,余数为负，假余数需校正： 余数为 (1.1111+0.1001)2-4=0.10002-4(余数与被除数同号)。 尾数相除，商为0.1000。 x阶码的移码=1,010；（-y）阶码的补码=0,001； 阶码用移码相减：01,010+00,001=01,011 最高符号位为0时，阶码没有溢出。 所以x/y=2110.1000。

22、,浮点数乘除运算,39,逻辑运算及其实现,常用的逻辑运算 1逻辑非运算 它又称为“求反”运算，常用数据上面加一横线表示。对某数进行逻辑非运算，就是对它按位求反。运算规则是： 例3.22x=01001011， =? 解： =10110100,40,逻辑运算及其实现,2逻辑或运算 它又称为“逻辑加”运算，常用+、和OR等运算符号表示。对两个数进行逻辑加，就是按位求它们的“或”。运算规则是：0+0=0，0+1=1 1+0=1，1+1=1。 设有两数：x=xn-1x1x0, y=yn-1y1y0 若z=xy=zn-1z1z0 则有zi=xiyi(i=0,1,，n-1) 例3.23x=10100001，

23、y=10011011，求xy=? 解：10100001 )10011011 10111011 所以xy=10111011,41,逻辑运算及其实现,3逻辑与运算 它又称为“逻辑乘”运算，常用、和AND等运算符号表示。对两数进行逻辑乘，就是按位求它们的“与”。 运算规则是：00=0,01=10=0,11=1。 设有两数：x=xn-1x1x0, y=yn-1y1y0 若z=xy=zn-1z1z0 则zi=xiyi(i=0,1,n-1) 例3.24x=10111001，y=11110011，求xy=? 解： 10111001 ) 11110011 10110001 所以 xy=10110001,42,

24、逻辑运算及其实现,4逻辑异或运算 又称“按位加”、“半加和”、“模2和”。常用运算符号“”来表示。对两数进行逻辑异或，就是按位求它们的模2和(不考虑进位)。 运算规则为：00=0, 01=10=1, 11=0。 设有两数：x=xn-1x1x0, y=yn-1y1y0 若z=xy=zn-1z1z0 则zi=xiyi=(i=0,1,n-1) 例3.25x=10101011，y=11001100，求xy=? 解：10101011 )11001100 01100111 所以 xy=01100111,43,逻辑运算的实现,1,=1,44,逻辑运算的实现,45,作业,3.8 3.9 3.10,46,运算器

25、及其数据通路,运算器是对数据进行加工处理的部件，又称为算术逻辑部件，简称ALU（Arithmetic Logic Unit，ALU）。ALU是CPU的重要组成部分。,47,运算器的组成与参数,一、运算器的功能与分类 小数点的表示形式:,定点运算器 浮点运算器,进位制方面：,二进制运算器十进制运算器,48,运算器的组成与参数,二、运算器的组成 不同机器的运算器是大同小异的。 运算器：,算术逻辑部件 通用寄存器组 状态寄存器组成,49,运算器的组成与参数,1. 算术逻辑部件ALU ALU主要完成对二进制信息的定点算术运算、逻辑运算和各种移位操作。 ALU能处理的数据位数(即字长)与机器有关。 AL

26、U有两个数据输入端和一个数据输出端，输入输出的数据宽度(即位数)与ALU处理的数据宽度相同。,50,运算器的组成与参数,2. 通用寄存器组 近期设计的机器的运算器都有一组通用寄存器。它主要用来保存参加运算的操作数和运算的结果。 通用寄存器的数据存取速度是非常快的，目前一般是十几个毫微秒(ns)。如果ALU的两个操作数都来自寄存器，则可以极大地提高运算速度。 通用寄存器同时可以兼作专用寄存器，包括用于计算操作数的地址(用来提供操作数的形式地址，据此形成有效地址再去访问主存单元)。必须注意的是，不同的机器对这组寄存器使用的情况和设置的个数是不相同的。,51,运算器的组成与参数,3. 状态寄存器 状

27、态寄存器用来记录算术、逻辑运算或测试操作的结果状态。一般设置状态位： (1) 零标志位(Z)：当运算结果为0时，Z位置“1”；非0时，置“0”； (2)负标志位(N)：当运算结果为负时，N位置“1”；为正时，置“0”； (3)溢出标志位(V)：当运算结果发生溢出时，V位置“1”；无溢出时，置“0”； (4)进位或借位标志(C)： 在作加法时，如果运算结果最高有效位(对于有符号数来说，即符号位；对无符号数来说，即数值最高位)向前产生进位时，C位置“1”；无进位时，置“0”。 在作减法时，如果不够减，最高有效位向前有借位(这时向前无进位产生)时，C位置“1”；无借位(即有进位产生)时，C位置“0”

28、。 此外，状态寄存器还常设有保存有关中断和机器工作状态(用户态或核心态)等信息的一些标志位(应当说明，不同的机器规定的内容和标志符号不完全相同)，以便及时反映机器运行程序的工作状态，所以有的机器称它为“程序状态字”或“处理机状态字”(Processor Status Word，PSW)。,52,运算器的性能指标,机器字长 运算速度 MIPS,53,加法器及其进位系统,1全加器 基本的加法单元称为全加器，它要求三个输入量：操作数Ai、Bi和低位传来的进位Ci-1，并产生两个输出量：本位的和Si、向高位的进位Ci。全加器的逻辑框图如图3-13所示，其真值表列于表3.4中。 逻辑表达式为： Si=A

29、iBiCi-1 Ci=AiBi+（AiBi）Ci-1,54,加法器及其进位系统,55,加法器及其进位系统,56,加法器及其进位系统,2串行加法器与并行加法器 串行加法器中，只有一个全加器，数据逐位串行送入加法器进行运算。 并行加法器由多个全加器组成，其位数的多少取决于机器的字长，数据的各位同时运算。,57,加法器及其进位系统,1）具有右移功能的寄存器,2）每个脉冲算一位加法，和回送A，进位暂存与触发器C,58,加法器及其进位系统,二、进位产生和进位链 并行加法器中的每一个全加器都有一个从低位送来的进位和一个传送给较高位的进位。 各位之间传递进位信号的逻辑线路连接起来构成的进位网络称为进位链。,

30、59,加法器及其进位系统,每一位的进位逻辑表达式为(表3-4推出)： Ci=AiBi+（AiBi）Ci-1,取决于本位参加运算的两个数，而与低位进位无关，因此称AiBi为进位产生函数（本次进位产生），用Gi表示。其含义是若本位的两个输入均为1，必然要向高位产生进位。,60,加法器及其进位系统,所以：Ci=Gi+PiCi-1,每一位的进位逻辑表达式为： Ci=AiBi+（AiBi）Ci-1,不但与本位的两个数有关，还依赖于低位送来进位，因此称AiBi为进位传递函数（低位进位传递），用Pi表示。其含义是当两个输入中有一个为1，低位传来的进位Ci-1将超越本位向更高的位传送,1串行进位方式,其中：

31、C1=G1+P1C0 C2=G2+P2C1 Cn=Gn+PnCn-1,串行进位链的总延迟时间与字长成正比，字长越长，总延迟时间就越长。 假定，将“与门”、“或门”的延迟时间定为ty，从上述公式中可看出，每形成一级进位的延迟时间为2ty。在字长为n位的情况下，若不考虑Gi、Pi的形成时间，从C0Cn的最长延迟时间为2nty。,62,加法器及其进位系统,2并行进位方式 并行进位又称之先行进位、同时进位，其特点是各级进位信号同时形成。 C1=G1+P1C0 C2=G2+P2C1=G2+P2G1+P2P1C0 C3=G3+P3C2=G3+P3G2+P3P2G1+P3P2P1C0 C4=G4+P4C3=

32、G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0 Gi、Pi的计算不依赖于低位的进位，若不考虑Gi、Pi的形成时间，从C0Cn的最长延迟时间仅为2ty，而与字长无关。 但是随着加法器位数的增加，Ci的逻辑表达式会变得越来越长，输入变量不断增加，使电路结构变得很复杂，硬件费用昂贵，而且受到元器件扇入数的限制，所以完全采用并行进位是不现实。,3分组并行进位方式 这种进位方式是把n位字长分为若干小组，在组内各位之间实行快速进位，在组间既可以采用串行进位方式，也可以采用并行快速进位方式。 （1）单级先行进位方式 实现进位逻辑函数的电路称之为四位先行进位电路（Carry Look A

33、head，CLA），其延迟时间是2ty。,若不考虑Gi、Pi的形成时间，从C0Cn的最长延迟时间为2mty，其中m为分组的组数。,64,加法器及其进位系统,2）多级先行进位方式 以字长为16位的加法器作为例子，分析两级先行进位加法器的设计方法。第一小组的最高位进位C4可以变成两个与项相或： C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0= G1*+P1*C0 其中：G1*=G4+P4G3+P4P3G2+P4P3P2G1 P1*=P4P3P2P1 G1*称为组进位产生函数，P1*称为组进位传递函数，这两个辅助函数只与Pi、Gi有关。 依次类推，可以得到： C8= G2

34、*+P2*C4 = G2*+P2*G1*+P2*P1*C0 C12= G3*+P3*G2*+P3*P2*G1*+P3*P2*P1*C0 C16= G4*+P4*G3*+P4*P3*G2*+P4*P3*P2*G1*+P4*P3*P2*P1*C0,65,加法器及其进位系统,为了要产生组进位函数，须要对原来的CLA电路进行修改： 第1小组内产生G1*、P1*、C3、C2、C1，不产生C4； 第2小组内产生G2*、P2*、C7、C6、C5，不产生C8； 第3小组内产生G3*、P3*、C11、C10、C9，不产生C12； 第4小组内产生G4*、P4*、C15、C14、C13，不产生C16； 这种电路称为

35、成组先行进位电路(Block Carry Look Ahead，BCLA），其延迟时间是2ty。 用这种四位的BCLA电路以及进位产生/传递电路和求和电路可以构成四位的BCLA加法器。16位的两级先行进位加法器可由四个BCLA加法器和一个CLA电路组成，如图3-17所示。,这些进位用专用电路并行计算，计算公式见上一页ppt,若不考虑Gi、Pi的形成时间，C0经过2ty产生第1小组的C1、C2、C3（由于C0已存在）及所有组进位产生函数Gi*和组进位传递函数Pi*（只与AB有关，在BCLA中进行）； 再经过2ty，由CLA电路产生C4、C8、C12、C16；（它们的生成公式见前二张胶片，在CLA中。此时每组的组间进位就已产生好了） 再经过2ty后，才能产生第2、3、4小组内的C5C7、C9C11、C13C15。,67,加法器及其进位系统,以典型的四位ALU芯片（SN74181）为例介绍ALU的结构及应用。,当M=0时，允许组间进位，进行算术操作。 当M=1时，封锁组间进