数字电子技术基础 第4章.ppt

1、第 4 章组合逻辑电路,4.1概述,指任一时刻的输出只取决于同一时刻输入状态的组合，而与电路原有的状态无关的电路。,数字电路根据逻辑功能特点的不同分为,指任一时刻的输出不仅取决于同一时刻输入信号的组合，而且与电路原有的状态有关的电路。,一、组合逻辑电路的概念,组合电路的描述方法主要有逻辑表达式、 真值表、卡诺图和逻辑图等。,二、组合逻辑电路的特点与描述方法,4.2 组合逻辑电路的分析和设计,4.2.1 组合逻辑电路的分析,分析思路：,基本步骤：,根据给定逻辑电路，找出输出、输入间的逻辑关系，从而确定电路的逻辑功能。,例 分析下图所示逻辑 电路的功能。,解：,(1)写出输出逻辑函数式,(3)分析

2、逻辑功能,(2)列逻辑函数真值表,通过分析真值表可知：当A、B输入的状态不同时，输出Y= 1；当A、B输入的状态相同时，输出Y= 0；因此，图示电路具有异或功能，为异或门。,Y2,Y,Y1,Y3,例 分析下图所示电路的逻辑功能。,解：,(1)写出输出逻辑函数式,Y,Y1,(3)分析逻辑功能,通过分析真值表可知：在A、B、C、D 4个输入信号中，输入1的个数为偶数时，输出为 1，否则输出为 0。因此，电路为四位偶校验器。,Y2,Y =Y1 Y2 = ABCD,由 Si 表达式可知，当输入有奇数个 1 时，Si = 1，否则 Si = 0。,例 分析下图所示逻辑电路的逻辑功能。,解：,(2)列真值

3、表,(1)写出输出逻辑函数式,由 Ci-1 表达式可画出其卡诺图为,列出 真值表,例 分析下图电路的逻辑功能。,解：,(2)列真值表,(1)写出输出逻辑函数式,(3)分析逻辑功能,将两个一位二进制数 Ai 、Bi 与低位来的进位 Ci-1 相加，Si 为本位和，Ci 为向高位产生的进位。实现这种功能的电路称为全加器。,4.2.2 组合逻辑电路的设计,设计思路：,基本步骤：,分析给定逻辑要求，设计出能实现该功能的组合逻辑电路。,分析设计要求并列出真值表求最简输出逻辑式画逻辑图。,首先分析给定问题，弄清楚输入变量和输出变量是哪些，并规定它们的符号与逻辑取值(即规定它们何时取值 0，何时取值1) 。

4、然后分析输出变量和输入变量间的逻辑关系，列出真值表。,根据真值表用代数法或卡诺图法求最简与-或式，然后根据题中对门电路类型的要求，将最简与-或式变换为要求门类型对应的最简式。,一、基本设计步骤,设 三个阀门为 A、B、C ，其开通时取值为 1，关闭时取值为 0；输出为 Y ，发出正常工作信号时为 1 ，否则为 0 。由此得真值表如右。,例 在三个阀门中,有两个或三个阀门开通时，才能输出正常工作信号；否则输出信号不正常，试设计一个能输出正常信号的逻辑电路。,解：,(1)分析设计要求，列出真值表,二、设计举例,1. 单输出组合逻辑电路的设计,(3)根据输出逻辑式画逻辑图,(2)化简输出函数，,Y=

5、 AB + BC +AC,并求最简与非式,方案一： 用与门和或门实现,(3)根据输出逻辑式画逻辑图,(2)化简输出函数，,Y= AB + BC +AC,并求最简与非式,方案二： 用与非门实现,(3)根据输出逻辑式画逻辑图,(2)采用圈 0 的方法求得与-或-非式和或非-或非式,方案三： 用与或非门实现,(3)根据输出逻辑式画逻辑图,(2)采用圈 0 的方法求得与-或-非式和或非-或非式,方案四： 用或非门实现,4.3 加法器,Half Adder，简称 HA。它只将两个 1 位二进制数相加，而不考虑低位来的进位。,4.3.1 半加器和全加器,一、半加器,解：,(2) 求最简输出函数式,C =

6、A B,(3) 画逻辑图,例 试用门电路设计半加器电路。,将两个 1 位二进制数相加，而不考虑低位进位的运算电路，称为半加器。,(1)分析设计要求， 列真值表。,Full Adder，简称FA。能将本位的两个二进制数和邻低位来的进位数进行相加。,二、全加器,解：,例 试用门电路设计一个1位全加器电路。,将两个多位二进制数相加时，除考虑本位两个二进制数相加外，还应考虑相邻低位来的进位数相加的运算电路，称为全加器。,(1)分析设计要求， 列真值表。,(2) 求最简输出函数式,解：,(2) 求最简输出函数式,(3) 画逻辑图,例 试用门电路设计一个1位全加器电路。,(1)分析设计要求， 列真值表。,

7、实现多位二进制数加法运算的电路,其低位进位输出端依次连至相邻高位的进位输入端，最低位进位输入端接地。因此，高位数的相加必须等到低位运算完成后才能进行，这种进位方式称为串行进位。运算速度较慢。,其进位数直接由加数、被加数和最低位进位数形成。各位运算并行进行。运算速度快。,4.3.2 加法器,串行进位加法器举例,超前进位加法器举例：CT74LS283,相加结果读数为 C3S3S2S1S0,4 位二进制加数 B 输入端,4 位二进制加数 A 输入端,低位片进位输入端,本位和输出端,向高位片的进位输出,一般集成芯片为4位加法器，当需要8位相加时，如何连接？,如图所示为两片 CT74LS283 构成的

8、8 位二进制加法器。低位片 CTLS283(1) 没有进位输入信号，CI 端接地，其进位输出端CO和高位片 CTLS283(2) 的进位输入端 CI 直接相连就可以了。,超前进位集成4(四)位加法器74LS283构成原理,由于串行进位加法器的速度受到进位信号的限制，人们又设计了一种多位数超前进位加法逻辑电路，使每位的进位只由加数和被加数决定，而与低位的进位无关。 现在介绍超前进位的概念由全加器的真值表可得Si和Ci的逻辑表达式：,由上式可知，因为进位信号只与变量Gi、Pi和 C-1有关，而C-1是向最低位的进位信号，其值为0，所以各位的进位信号都只与两个加数有关，它们是可以并行产生的。根据超前

9、进位概念构成的集成位加法器74LS283的逻辑图如下所示。 该资料网址：,例 试用 4 位加法器 CT74LS283 设计一个 8421BCD 码转换为余 3 BCD 码输出的电路。,由于余 3BCD 码为 8421BCD 码加0011，如取输入 A3A2A1A0 为8421BCD码，B3B2B1B0=0011，进位输入 CI=0，输出 S3S2S1S0为余 3BCD 码时，则余 3BCD 码为 S3S2S1S0 = 8421BCD + 0011,解：,例 试分析如图所示电路的逻辑功能。,设输入二进制数A= A3A2A1A0 、B=B3B2B1B0 ，输出和数 S=S3S2S1S0。,解：,当

10、进位输入 M=0 时，异或门输出和输入相同，为B，输出 S =A+B +0=A+B，电路进行加法运算，这时C为进位输出；,4.4编码器,编码,将具有特定意义的信息编成相应二进制代码的过程。,实现编码功能的电路,编码器的概念与类型,4.4.1 二进制编码器,解：,(1) 分析设计要求，列出功能表。,例 设计一个能将 I0、I1、I7 8 个输入信号编成二进制代码输出的编码器。用与非门和非门实现。,由题意可知，该编码器有 8 个输入信号，分别是I0、I1、I7 ，有编码请求时，输入信号用 1 表示，没有时为0。根据2nN = 8 可求得输出 n =3，为 3 位二进制代码，分别用Y0、Y1、Y2表

11、示。,将N= 2n 个输入信号转换成 n 位二进制代码的逻辑电路。,(2) 根据功能表写出输出逻辑函数表达式,(3) 画逻辑图,4.4.2 二十进制编码器,解：,分析设计要求， 列出功能表。,例设计一个二 十进制编码器，它能将 I0、I1、 I9 10 个输入信号编成 8421BCD 码输出。用与非门和非门实现。,由题意可知，该编码器有 I0、I1、I9 10 个输入信号，有编码请求时，输入信号为 1，没有时为0。根据2nN = 10 可求得输出 n =4，故有 4 个输出端，分别用Y0、Y1、Y2 、Y3表示。,用4 位二进制代码对 0 9 一位十进制数码进行编码的电路。,(2) 根据功能表

12、写出输出逻辑函数表达式,(3) 画逻辑图,4.4.3 优先编码器 (即 Priority Encoder),允许同时输入多个编码信号，并只对其中优先级别最高的信号进行编码输出的电路。,普通编码器在任何时刻只允许一个输入信号请求编码，否则输出发生混乱。,8 线 3 线优先编码器 CC74HC148,编码信号输入端,反码 输出端,扩展输出端,输出 选通端,使能 输入端,8 线 3 线优先编码器 CC74HC148,依此 类推,8 线 3 线优先编码器 CC74HC148,10 线 4 线优先编码器 CC74HC147,反码输出,10 线 4 线优先编码器 CC74HC147,依此 类推,10 线

13、4 线优先编码器 CC74HC147,4.5译码器与数据分配器,译码是编码的逆过程。,将具有特定意义的二进制代码转换成相应信号输出的过程。,实现译码功能的电路。,译码器(即 Decoder),译码的概念与类型,解：,(1) 分析设计要求，列出功能表。,例 设计一个 3 位二进制代码译码器。,设输入 3 位二进制代码为A2、A1、A0 。共有23= 8 种不同组合。因此，它有8个输出端，用Y0、Y1、 、Y7表示，输出高电平 1 有效。,4.5.1 二进制译码器,将输入二进制代码的各种组合按其原意转换成对应信号输出的逻辑电路。,(2) 根据译码器的功能表写出输出逻辑函数表达式,(3) 画逻辑图,

14、3 线 8 线译码器 CT74LS138 简介,0,0,允许译码器工作,禁止译码,输出逻辑函数式,二进制译码器能译出输入变量的全部取值组合，故又称变量译码器，也称全译码器。其输出端能提供输入变量的全部最小项。,将输入的 10 组 4 位二 - 十进制代码翻译成 0 9 十个对应信号输出的逻辑电路。,4.5.2 二十进制译码器,0,0,0,1,4.5.3 显示译码器,将输入的 BCD 码译成相应输出信号，以驱动显示器显示出相应数字的电路。,显示译码器的结构和功能示意,一、七段数码显示器,数字设备中用得较多的为七段数码显示器，又称数码管。常用的有半导体数码显示器(LED)和液晶显示器(LCD)等。

15、它们由七段可发光的字段组合而成。,显示的数字形式,1. 七段半导体数码显示器（LED),共阳极接法数码显示器需要配用输出低电平有效的译码器。,串接限流电阻,a g 和 DP 为低电平时才能点亮相应发光段。,共阳极,VCC +5 V,共阴极接法数码显示器需要配用输出高电平有效的译码器。,串接限流电阻,a g 和 DP 为高电平 时才能点亮相应发光段。,共阴极,二、七段显示译码器,灯测试端， 低电平有效。,8421BCD 码 输入端。,译码驱动输出端，高电平有效。,1. 驱动半导体数码显示器的译码器,消隐输入端，低电平有效。,数据锁存端，高电平有效。,译码器工作,输入8421BCD 码,伪码,相应

16、端口输出有效电平 1，显示相应数字。,译码器工作,锁存功能,图中 R 为上拉电阻，很多译码器内部已经配置了这些电阻，如译码器内部没有，则需外接 R 。,图中要求译码器的每个输出端有较强的带灌电流负载的能力。,4.5.4 译码器的应用,解：,(1) 写出输出逻辑函数的最小项表达式,例 试用3线-8线译码器和门电路设计一个组合逻辑电路，其输出逻辑函数表达式为 Y(A,B,C)=m(0,1,3,6,7) 设译码器输入代码变量为A2、A1、A0。,Y(A，B，C) = m0 + m1 + m3 + m6 + m7,(2) 用输出高电平有效的译码器和或门实现。 设 A = A2、 B = A1 、C =

17、 A0 ，则函数式变换为,Y(A，B，C) = Y0 + Y1 + Y3 + Y6 + Y7,(3)用输出低电平有效的译码器和与非门实现。 将函数式变换为,设 A = A2、 B = A1 、C = A0 ，则函数式变换为,例 试用 3 线8 线译码器 CT74LS138 和门电路设计一个多输出组合逻辑电路，其输出逻辑函数式为,解：,(1)写出输出逻辑函数的最小项表达式,(2)将输出逻辑函数Y1、Y2、Y3 和 CT74LS138 的输出表达式进行比较。设 A=A2、 B = A1、C = A0，因此，将函数式变换为,(3)画逻辑图,低 3 位码从各译码器的码输入端输入。,低位片,高位片,例

18、两片 CT74LS138 组成的 4 线 16 线译码器。,4 位二进制码输入端,低位片 STA 应接有效电平 1 。,作 4 线 16 线译码器使能端，低电平有效。,二、二进制译码器的扩展,CT74LS138 组成的 4 线 16 线译码器工作原理,CT74LS138应用-构成数据分配器,数据分配器: 根据地址信号的要求，将一路输入数据 分配到指定输出通道上去的逻辑电路。,Demultiplexer，简称DMUX,Y1 = D,D,4.5.5 数据分配器,4.6数据选择器,数据选择器的输入信号个数 N 与地址码个数 n 的关系为N = 2n常用 2 选 1、4 选 1、8 选 1和 16 选

19、 1 等数据选择器。,数据选择器: 根据地址信号的要求，从多路输入数据 中选择其中一路输出的逻辑电路。,又称多路选择器(Multiplexer，简称MUX)或多路开关。,多路输入,一路输出,地址码输入,Y=D1,D1,数据选择器的作用,解：,(1) 分析设计要求，列出功能表,例 试用与或门设计一个 4 选 1 数据选择器。具有使能控制端，控制信号为 1 时，不工作；控制信号为 0 时，处于工作状态。,4.6.1 4 选 1 数据选择器,(2) 根据功能表写出输出逻辑函数表达式,(3) 画逻辑图,双 4 选 1 数据选择器 CC74HC153,使能端低电平有效,数据选择器 2 的功能表和上表同。

20、,CC74HC153 数据选择器输出函数式,在数据 1D0 1D3 都为 1 时,数据选择器输出逻辑函数为输入地址变量的全部最小项的和。因此，数据选择器又称为最小项输出器。,4.6.2 8 选 1 数据选择器,CC74HCT151 输出函数表达式,例如 4 选 1 数据选择器的输出Y = m0 D0 + m1 D1+ m2 D2+ m3 D3 。 当 D0 = D1 = D2 = D3 = 1 时，Y = m0 + m1+ m2 + m3 。,当 D0 D3 为 0、1 的不同组合时，Y 可输出不同的 最小项表达式。,4.6.3 数据选择器的应用,由于数据选择器在输入数据全部为 1 时，输出为

21、 地址输入变量全体最小项的和。,而任何一个逻辑函数都可表示成最小项表达式，,当逻辑函数的变量个数和数据选择器的地址 输入变量个数相同时，可直接将逻辑函数输入变 量有序地接数据选择器的地址输入端。,因此用数据选择器可实现任何组合逻辑函数。,(1)写出逻辑函数的最小项表达式,由于CC74HCT151为 8 选 1 数据选择器，有 3 位地址码，而逻辑函数也为 3 个变量，因此，只要将这3个变量和 3 位地址码对应相连便可直接利用该数据选择器实现逻辑函数 。,代 数 法 求 解,解：,(2) 写出CC74HCT151的输出函数表达式,(3)比较 Y 和 Y两式中最小项的对应关系,设 A = A2 ，

22、B = A1 ，C = A0,例1 试用数据选择器实现函数 。,(4)画逻辑图,(2)画出 Y 和数据选择器输出 Y 的卡诺图,(3)比较逻辑函数 Y 和 Y 的卡诺图,设 Y = Y 、A = A2、B = A1、C = A0,对比两张卡诺图后得,(4)画逻辑图,卡 诺 图 法 求 解,解：,与代数法所得图相同,(1)写出逻辑函数的最小项表达式,例 2 试用双 4 选 1 数据选择器 CC74HC153 和非门构 成一位全加器。,设输入的被加数、加数和来自低位的进位数分别为A、B和CI ，输出的本位和及向相邻高位的进位数为 S 和 CO，由此可列出全加器的功能表 。,解：,(1)分析设计要求

23、，列出功能表,(2)根据功能表写输出逻辑函数表达式,(3) 写出数据选择器的输出表达式,(4)将全加器的两个输出逻辑函数和 CC74HC153 的两 个输出逻辑函数式进行比较。,(5)画逻辑图,4.7 数值比较器,4.7.1 一位数值比较器,Digital Comparator，又称数字比较器。用以对两个数字的大小或是否相等进行比较的逻辑电路。,解：,(1) 分析设计要求，列出功能表。,设输入的两个 1 位二进制数为 A、B，输出比较的结果有三种情况：Y (AB) 、 Y (A=B) 、Y (AB) ，有输出时为 1 ，否则为 0 。,例 试设计一个 1 位二进制的数值比较器。,(2) 根据功

24、能表写出输出逻辑函数表达式,(3) 画逻辑图,比较原理：从最高位开始逐位向低位进行比较。,例 比较 A = A3A2A1A0 和 B = B3B2B1B0 的大小。,若 A3 B3，则 A B；若 A3 B3，则 A B；若 A3 = B3，则需比较次高位。,若次高位 A2 B2，则 A B；若 A2 B2，则 A B；若 A2 = B2，则再去比较更低位。,依次类推，直至最低位比较结束。,4.7.2 多位数值比较器,4 位数值比较器 CC14585,CC14585 数值比较器输出函数式,CC14585 数值比较器的使用说明,1. 只比较两个 4 位二进制数时，将扩展端 I (AB)和 I(A

25、=B) 接高电平。,2. 当比较两个 4 位以上 8 位以下的二进制时，应先比较两个高 4 位的二进制数，在高位相等时，才能比较低 4 位数。只有在两个 4 位二进制数相等时，输出才由I (AB) 、 I (AB) 、 I(A=B) 决定。,4.8 组合逻辑电路中的竞争冒险,4.8.1 产生竞争冒险的原因,当信号通过导线和逻辑门电路时，将产生时间延 迟。因此，在组合逻辑电路中，不同信号经过不同长 度的导线和不同级数的逻辑门电路而到达另一个门的 输入端的时刻会有先有后，这种现象称为竞争。,逻辑门因输入端的竞争而导致输出产生不应有的 尖峰干扰脉冲的现象，称为冒险。,可能导致错误动作,4.8.2 冒

26、险的分类,理 想,考虑门延时,一、 0 型冒险,可见，在组合逻辑电路中，当一个门电路的两个输入信号到达时间不同，且向相反方向变化时，则在输出端可能会产生不应有的尖峰冒险脉冲，这是产生 1 型竞争冒险的主要原因。,理 想,考虑门延时,二、 1 型冒险,4.8.2 冒险的分类,4.8.3 冒险现象的判别,一、 代数法,如根据逻辑电路写出的逻辑函数式在一定条件下可化简成以下两种形式，则该组合逻辑电路存在冒险。,（产生 0 型冒险） （产生 1 型冒险）,解：,一、 代数法,解：,例2 试用代数法判断下图组合逻辑电路是否存在冒险现象。,4.8.3 冒险现象的判别,二、 卡诺图法,只要在卡诺图存在两个相切而又不相互包容的包围圈，则组合逻辑电路存在冒险现象。,解：,从图中可知：两个 4 个 0 方格的包围圈相切，故该逻辑函数会出现 1 型冒险。,4.8.3 冒险现象的判别,二、 卡诺图法,解：,例2 试用卡诺图法判断下图逻辑电路是否存在冒险现象。,从图中可知：两个 1 方格的包围圈相切，故该逻辑函数会出现 0 型冒险。,4.8.3 冒险现象的判别,4.8.4 消除冒险现象的方法,4.8.4 消除冒险现象的方法,三、 输出端并接滤波电容,由于冒险产生的尖脉冲宽度很窄，因此，在电路输出端与地之间并接一个容量为几十到几百皮法的滤波电容就可把尖脉冲的幅度削弱到小于门电路