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文档简介

1、主题2:经典模块设计，分频器设计。主题包括：1 .分频器原理2。二进制分频器设计。偶数分频器设计4。奇数分频器设计5。占空比可调分频器设计6。分数分频器设计1。分频器原理。分频器对高频信号进行分频，得到低频信号。常见的分频器包括二进制分频器、偶数分频器、奇数分频器、占空比可调分频器和分数分频器。分频系数(乘法系数)率=fin/fout，2。二进制分频器的设计，即输入时钟除以2的整数次方。设计原则：(速率=2N，N为整数)定义一个N位计数器对输入时钟脉冲进行计数，计数结果的第(N-1)位是输入时钟除以2的幂。分频时钟可以通过取出相应的数字来获得。二进制分频器的硬件描述语言源程序；使用ieee.s

2、td_logic_1164.all。请使用ieee.std_logic_unsigned.all。请使用ieee.std_logic_arith.all。实体fdiv是通用的(n : integer :=3)；-速率=2N，n是正整数端口(clkin: IN std _ logicclkout : OUT STD _ logic)；结束fdiv。fdiv的架构a为信号cnt: std_logic_vector(N-1向下至0)；如果(clkinevent和clkin=1)那么cnt=cnt 1，则开始进程(clkin)开始。结束if；结束流程；clkout=CNT(N-1)；结束a。根据仿真结

3、果，从波形图可以看出，clkout除以8的clkin，即除以2的3次方。如果要产生其他的功率分配，可以直接修改通用变量参数。3.均匀分频器的设计，速率=均匀，占空比50%设计原则：定义一个计数器对输入时钟进行计数，在计数时间的前半部分输出高电平，在计数时间的后半部分输出低电平，使输出信号为占空比50%的均匀分频信号。例如，除以6，计数值02输出高电平，计数值35输出低电平。偶数分频器的VHDL源程序(1)，库ieee使用ieee.std_logic_1164.all。请使用ieee.std_logic_unsigned.all。请使用ieee.std_logic_arith.all。实体fdiv是通用的(n : integer :=6)；-速率=n，n为偶数端口(clkin: IN std _ logicclkout : OUT STD _ logic)；结束fdiv。fdiv的架构a为信号cnt:整数

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