第二章 EDA设计流程

1、，EDA技术实用程序教程，第2章，EDA设计过程和工具，2.1 EDA设计过程，适用于图2-1 FPGA/CPLD的EDA开发过程，1 .设计准备在系统设计之前，必须先准备方案论证、系统设计、零件选择等。设计人员根据系统的功能和复杂性等任务要求，在操作速度和设备本身的资源、成本和连接性方面进行了平衡考虑，选择了适当的设计和适当的设备类型。通常，您可以使用由上而下设计方法，也可以使用旧式由下而上设计方法。2.设计输入设计者将设计的系统或电路表示为开发软件要求的某种形式，发送电脑的过程称为设计输入。设计输入通常具有以下形式：1)原理图输入方法原理图输入方法是最直接的设计说明方法之一，设计什么的话，

2、从软件系统提供的库中调用，绘制原理图更符合人们的习惯。这种方式要求设计师熟悉丰富的电路知识和PLD的结构。主要优点是易于进行模拟，便于信号观察和电路调整。缺点是效率低下，尤其是产品发生变化，需要选择其他公司的PLD部件时，必须重新输入原理图。硬件描述语言输入方式不会出现牙齿问题。(阿尔伯特爱因斯坦，美国电视电视剧，成功)，2)硬件描述语言输入方式硬件描述语言是用文本方式说明设计，它分为普通硬件描述语言和行为说明语言。一般硬件描述语言ABEL、CUR、LFM等，支援逻辑表示法、真值表、状态机器等，主要用于简单PLD的设计输入。行为描述语言是当前常用的两个高级硬件描述语言，主要是VHDL和Veri

3、log HDL的两个IEEE标准。其突出的优点是语言和工艺之间的独立性，使设计者在系统设计、逻辑验证阶段确立方案的可行性。语言的开放性促进了大规模系统设计。您不需要熟悉基本电路和PLD结构，因为它具有强大的逻辑描述和模拟功能、输入效率、在各种设计输入库之间进行转换很方便。3)波形输入方法波形输入方法主要用于创建和编辑波形设计文件，输入模拟矢量和功能测试矢量。波形设计输入既适用于时间序列逻辑，也适用于迭代逻辑函数。系统软件可以基于用户定义的I/o波形自动创建逻辑关系。波形剪辑功能还允许设计者复制、剪切、粘贴、重复和扩展波形，从而可以使用内部节点、触发器和状态系统创建设计文件，并组合波形以显示各种

4、二进制状态值。还可以将一组波形与另一组波形重叠，以比较两组模拟的结果。3 .功能模拟功能仿真也称为字典仿真。用户设计的电路在编译前需要进行逻辑功能验证，牙齿时的仿真没有延迟信息，对初步功能检测非常方便。模拟之前，必须使用波形编辑器和硬件描述语言等设置波形档案和测试向量(即，将感兴趣的输入信号组合到序列中)。模拟结果可以生成报告档案和输出信号波形，以观察每个节点的信号变化。如果发生发现错误，请返回到设计输入并修改逻辑设计。4 .设计处理设计处理是零件设计的核心部分。在设计处理过程中，软件编译在逻辑上简化设计输入文件，综合优化，适应后生成编程文件。，1)语法检查和设计规则检查设计输入完成后，首先进

5、行语法检查(例如，原理图中是否存在丢失的信号线、信号中是否存在双源、文本输入文件中是否存在关键字等各种语法错误)。然后及时列出错误消息报告，以便设计人员进行修改，然后执行设计规则检查，以确定整个设计是否超出设备资源或法规限制，并列出编译报告。2)逻辑最优化和综合简化了任何逻辑方程或用户自行构建宏，从而最大限度地减少设计所需的资源。整合的目的是将多个模块化设计文件合并到一个网络表文件中，并展平层次设计。VHDL合成器执行过程、约束：要在逻辑合成过程中优化输出和工艺贴图需求，必须具有控制设计实体的相应约束。例如：面积、速度、功耗、可测试性、工艺库：工艺库提供集成工具所需的所有半导体工艺信息。即，工

6、艺库包含ASIC单元的逻辑功能、单元区域、输入-输出计时关系、输出扇出限制和单元所需的计时检查。逻辑合成步骤3:逻辑合成工具将RTL级别说明转换为语句级别说明的一般步骤3:1)。将RTL说明(VHDL节目)转换为非优化语句级布尔说明(布尔逻辑表达式的形式)的步骤称为“展平”。2)。执行最优化算法、简化布尔表达式和牙齿步骤称为“最优化”。3)。根据半导体工艺要求，使用相应的工艺库将优化的布尔描述映射到实际逻辑电路(逻辑实现)。语句级映射网络表：流程：删除优化的布尔说明，并使用从工艺库中获取的逻辑和计时信息创建网络表。网络表是用户描述的面积和速度指标的一种茄子表示。工艺库中有大量web表，功能相同

7、，但可以在速度和面积之间取得平衡。3)自适应，适配器也称为结构合成器，它提供了将合成器生成的网络表文件配置到指定目标设备以生成最终下载档案(例如，JEDEC，Jam格式的档案)的功能。选定的目标设备自适应(FPGA/CPLD筹码)必须属于最初在合成器中指定的目标设备系列。逻辑综合通过后，应使用适配器对特定目标设备进行逻辑映射，如基本设备配置、逻辑分区、逻辑最优化和逻辑布局布线活动等。适应完成后，可以使用自适应生成的模拟文件执行精确的计时模拟，并生成可用于编程的文件。4)布局和布线布局及布线操作由软件(WHO)在完成上述设计操作后自动执行，优化逻辑元件布局并正确实现元件之间的互连。布线后创建软件

8、自动报告，提供设计各部分资源使用情况等信息。5，定时模拟定时模拟也称为后模拟或延迟模拟。由于不同部件的内部延迟不同，布局布线配置也会对延迟产生不同的影响，因此需要对设计处理后的系统和模块进行时序模拟、时序关系分析、设计性能估计、竞争风险检查和排除。实际上，这是与实际零件操作几乎完全相同的仿真。6、编程下载，通常CPLD下载是编程(Program)，FPGA的SRAM直接下载是配置(Configure)，而OTP FPGA下载和FPGA专用配置ROM下载则称为编程。FPGA和CPLD的识别和分类主要取决于结构特性和工作原理。典型的分类方法是生成JEDEC档案(JED档案)，即熔断器图表文件，称为

9、CPLD，用于在产品项目结构中组织逻辑行为。Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列、Lattice(以前称为Vantis)的Mach系列等。在祖怀表结构中构成逻辑行为的设备称为FPGA，它生成位流数据文件。Xilinx上的SPARTAN系列、Altera上的FLEX10K或ACEX1K系列等。设备编程必须满足某些条件，如编程电压、编程定时、编程算法等。一般EPLD/CPLD组件和一次性编程FPGA需要专用程序员完成设备编程。基于SRAM的FPGA可以在EPROM或其他存储中配置。在线可编程PLD部件不需要专门的程序员。只需要一条编程下载电缆。7硬件测试，最后对加载了设计的包含FPGA或CPLD的硬件系统进行集成测试，以验证目标系统中设计项目的实际操作，解决错误并改进设计。8，设计实施：通常，程序员为可编程逻辑设备编写VHDL程序是1)。经常忽略PLD、CPLD和FPGA设备的逻辑资源有限的问题。2)可编程设备具有一定的结构。3)。不是所有的设计都能以随机选择的结构实现。编程完成后，编译时生成的文件可用于验证设备、加密等操作。如果支持JTAG技