3.1ASIC库设计.ppt

1、1,专用集成电路设计技术基础,第三章 ASIC库设计(I),2,Outline,ASIC设计使用库中的预定义和预制特性的单元，需要设计或者购买单元库 了解库设计的知识有利于有效使用库单元 3.1 晶体管作为电阻Transistors as Resistors 3.2 晶体管寄生电容Transistor Parasitic Capacitance 3.3 逻辑作用力 Logical Effort,3,3.1 晶体管电阻,CMOS逻辑延时的线性模型 理想开关 = 没有延时 电阻和电容导致延时 负载电容 Cout ，寄生电容Cp ，输入电容C 将开关电阻线性化：上拉电阻Rpu，下拉电阻Rpd 测量并

2、比较输入 v(in1)和输出 v(out1) 输入翻转点0.5，输出翻转点0.35 (下降)和 0.65 (上升) 线性估算模型：下降传输延迟, tPDf=Rpd(Cp+Cout),4,3.1 晶体管电阻,5,3.1 晶体管电阻,CMOS反相器特点 平衡切换 非平衡切换 非线性开关电阻 开关电流,6,3.2 晶体管寄生电容,NAME m1 m2 MODEL CMOSN CMOSP ID 7.49E-11 -7.49E-11 VGS 0.00E+00 -3.00E+00 VDS 3.00E+00 -4.40E-08 VBS 0.00E+00 0.00E+00 VTH 4.14E-01 -8.96

3、E-01 VDSAT 3.51E-02 -1.78E+00 GM 1.75E-09 2.52E-11 GDS 1.24E-10 1.72E-03,GMB 6.02E-10 7.02E-12 CBD 2.06E-15 1.71E-14 CBS 4.45E-15 1.71E-14 CGSOV 1.80E-15 2.88E-15 CGDOV 1.80E-15 2.88E-15 CGBOV 2.00E-16 2.01E-16 CGS 0.00E+00 1.10E-14 CGD 0.00E+00 1.10E-14 CGB 3.88E-15 0.00E+00,7,3.2 晶体管寄生电容,ID ( I DS

4、 ), VGS , VDS , VBS , VTH (V t ), and VDSAT (V DS (sat) ) 是DC参数 GM , GDS , and GMB are 小信号电导系数 (分别对应 I DS / V GS , I DS / V DS , and I DS / V BS),8,3.2 晶体管寄生电容,9,3.2 晶体管寄生电容,固定交叠电容CGSOV , CGDOV , CGBOV 可变电容CGS , CGB , CGD 取决于工作区域 CBS 和 CBD 是底面结区 ( CBSJ , CBDJ ), 侧墙 ( CBSSW , CBDSW ), 和沟道边缘 ( CBSJ GA

5、TE , CBDJ GATE )的电容之和 LD 是横向扩散 TFOX 是场氧厚度,10,3.2 晶体管寄生电容,11,3.2 晶体管寄生电容,12,3.2 晶体管寄生电容,.MODEL CMOSN NMOS LEVEL=3 PHI=0.7 TOX=10E-09 XJ=0.2U TPG=1 VTO=0.65 DELTA=0.7+ LD=5E-08 KP=2E-04 UO=550 THETA=0.27 RSH=2 GAMMA=0.6 NSUB=1.4E+17 NFS=6E+11+ VMAX=2E+05 ETA=3.7E-02 KAPPA=2.9E-02 CGDO=3.0E-10 CGSO=3.0

6、E-10 CGBO=4.0E-10+ CJ=5.6E-04 MJ=0.56 CJSW=5E-11 MJSW=0.52 PB=1m1 out1 in1 0 0 cmosn W=6U L=0.6U AS=7.2P AD=7.2P PS=8.4U PD=8.4U,13,3.2.1 结电容,结电容 C BD 和 C BS , 由两部分构成：结底面和侧墙 C BD 和C BS 具有不同的物理特性，结参数有: CJ和MJ, 侧墙有参数CJSW 和 MJSW, 而 PB 共有 C BD 和C BS 与加在结区的电压有关 (VDB 和VSB ) 面向沟道的侧墙 ( C BSJ GATE 和 C BDJ GAT

7、E )同面向场的侧墙不同 将栅边缘除外是不对的，它实际上没有计在模型的其它部分 HSPICE中有不同的机理说明沟道边缘电容 (使用参数 ACM 和 CJGATE ),14,3.2.2交迭电容,交迭电容C GSOV和CGDOV的计算计入了横向扩散 SPICE 参数LD = 5E-08 即 L D = 0.05 m m 计算C GDOV时SPICE的各版本没有都用到宽度减小的等效参数 WD 也没有都减去W D 从而形成W EFF,15,3.2.3栅电容,N沟道晶体管的电容变化 改变反相器的输入电压 v(in1) ，把点连起来 注意 CGSOV = CGDOV,16,3.2.3栅电容,17,3.2.

8、3栅电容,栅电容与工作区域有关 C GS 变化从0 (截止)到线性区的 0.5C O，到饱和区的 (2/3)C O C GD 从0 (截止) 到0.5C O (线性区) 再回到0 (饱和区) C GB 可以看作两个电容的串联:固定栅氧电容 C O , 和可变的耗尽电容C S 晶体管导通时，导通沟道的出现把体栅格开C GB 就降到0 即使V GS = 0 V时栅下耗尽层的宽度仍是有限的, 所以C GB 小于C O,18,3.2.4 输入压摆率,测量反相器的输入电容 (a)通过检测反相器的输入电流i(Vin)来测量 (b)极其快速的切换 (非平衡) : 输入电流40 fA = 输入电容40 fF

9、C=Idt/dV (c) 缓慢切换 (平衡) 对应两种翻转状态的输入电容相等,19,3.2.4 输入压摆率,20,3.2.4 输入压摆率,21,3.2.4 输入压摆率,寄生电容的测量 (a)电路中所有器件均有寄生电容 (b)使用线性电容模拟 m9/10的寄生电容 . 反相器 ( m5和m6 )形成的负载用0.0335 pF 电容模拟 ( c2 ) M3和m4的由于栅和体源和漏端寄生的交迭电容用 0.01 pF的电容模拟 ( c3 ) M3和m4的漏端寄生电容效用用的0.025 pF电容模拟 ( c4 ),22,3.2.4 输入压摆率,23,3.2.4 输入压摆率,24,3.2.4 输入压摆率,

10、寄生电容的测量 (c) 对比 (a)和 (b).延时(1.22 1.135 = 0.085 ns) 等于反相器m3/m4的t PDf (d)精确的匹配可使 0.35翻转点时的波形相同,25,3.3 逻辑作用力,扩展延迟模型，添加 “包括所有”的非理想延迟分量tq，它包括： 由于内部寄生电容引起的延迟 输入达到单元切换阈值的时间 输入波形摆率的相关延迟 t PD = R ( C out + C p ) + t q 通过比例因子s按比例改变任何逻辑单元 : t PD = ( R / s )( C out + sC p ) + st q,26,3.3 逻辑作用力,Cin=sC 替代s,采用最小尺寸反

11、相器提拉电阻Rinv和输入电容Cinv形成的时间常数对其归一化,27,3.3 逻辑作用力,延迟方程为三项之和： d = f + p + q 即 延时 = 作用力延时+寄生延时+非理想延时 作用力延时为逻辑作用力g 和电作用力h之积: f = gh 因而：延时 =逻辑作用力*电作用力+寄生延时+非理想延时 逻辑作用力g=RC/t R和 C 会随着逻辑单元的缩放而变化，但是其积RC保持不变逻辑作用力同逻辑单元的尺寸无关 通过按比例缩小单元，我们发现逻辑作用力与1X最小尺寸反相器的驱动能力相同 因而逻辑作用力 g 是1X形式的逻辑单元的输入电容C in 与 C inv 之比,28,3.3 逻辑作用力

12、,对一个二输入的与非门单元，逻辑作用力 g = 4/3 (a)根据最小尺寸器件的栅电容表示最小尺寸反相器的输入电容为 C inv (b)改变逻辑单元尺寸使其具有与最小尺寸反相器同样的驱动强度（设逻辑比为2）考虑逻辑单元一端的输入电容则为 C in 单元的逻辑作用力是 C in / C inv,29,3.3 逻辑作用力,电作用力h 只依赖于由连接逻辑单元输出的负载电容 Cout和逻辑单元输入电容Cin ; 于是 电作用力 h = C out / C in 寄生延迟 p = RC p / t (最小尺寸的反相器的寄生延迟为: p inv = C p / C inv ) 非理想延迟 q = stq

13、/ t,30,3.3.1预测延时,例如: 预测一个三输入NOR逻辑单元的延时 具有2X驱动 驱动的电路网具有4个扇出 总的负载电容为0.3 pF (被驱动单元的输入电容加上互连线电容) 可以得到p = 3 p inv 且 q = 3 q inv 具有1X驱动的三输入NOR逻辑单元的输入栅电容等于 gC inv 从而，对于2X的逻辑单元 C in = 2 gC inv,31,3.3.1预测延时,2X驱动，3输入NOR逻辑单元的延迟为 t PD = (0.03 + 0.72 C out + 0.60) ns 其中 C out = 0.3 pF t PD = 0.03 + (0.72)(0.3) +

14、 0.60 = 0.846 ns ，可与预测的0.74 ns比较,32,3.3.2 逻辑面积和逻辑效率,一个单级的OAI221逻辑单元 逻辑作用力矢量 = (7/3, 7/3, 5/3) 逻辑方块数：最小尺寸n沟晶体管为单位 逻辑面积是33逻辑方块数,33,3.3.2 逻辑面积和逻辑效率,一个单级的AOI221逻辑单元 g = (8/3, 8/3, 7/3) 逻辑面积是39逻辑方块数,逻辑效率低于OAI221,34,3.3.3 逻辑通路,通路延迟D为各级延时之和,35,3.3.5 多级单元,36,3.3.5 多级单元,逻辑通路 比较多级和单级实现 (a) 一个AOI221逻辑单元创建成多级单元 d 1 = 20 + C L (b) 一个单级的AOI221逻辑单元 d 1 = 18.8 + C L,37,3.3.5 最优延迟,通路逻辑作用力G 通路电作用力H 通路作用力F=GH 最优作用力延时（每级作用力相同时） 最优通路延时,38,3.3.6 最优级数,N个反相器