QUARTUSII快速入门.ppt

1、QUARTUS使用指南，计算机系统结构研究所王梓，22336019，2，本课程的目标是通过教学使学生了解QUARTUSII的特点，提供在QUARTUSII软件平台上进行文本输入和模拟的基本方法22336019，3，主要内容，1，QUARTUSII概述2，QUARTUSII下载和安装3，QUARTUSII基本操作步骤4，QUARTUSII示例演示，22336019，4，4 Quartus ii由美国Altera公司可用于开发的综合开发环境，进行SOPC设定订正的基础22336019，5，QUARTUSII许可证文件的安装，2种许可方式node-locked (fixed PC ) license

2、networklicense 可以在访问选择：教育活动大学校订设置修订软件学生列选择： Quartus下载网版软件进入下载中心的选择： Download Free Software提出申请书填写申请书，注册必须是您的用户点击Submit Request，在Quartus网络版本、22336019、7、许可证申请(license )、Windos界面中，使用命令启动|运行| cmd，显示DDD dos命令专业ipconfig /all显示在屏幕上，其结果是在physical address后面跟有12位十六进制数。 这是此计算机的网卡(每两位用连字符分隔)。 例如00-0F-7D-86-3E-2

3、5。-准备工作：当前计算机的NIC- (网络接口卡)、22336019，8、许可证申请(license )、访问ALTERA站点、许可证申请。 ALTERA通过电子邮件发送许可证文件license.dat。 将许可证文件的主机id，工具许可证设置，22336019，9，22336019，10，3，QUARTUSII替换为显示基本操作步骤的结果，双击Quartus ii 12，File菜单Quartus II主接口的一例，22336019，14，用户自定义主接口，选择指令ToolsCustomize，在对话框中操作： 创建22336019 VHDL程序(使用文本编辑器)编译VHDL程序(使用Co

4、mpiler )模拟验证VHDL程序(使用waveform编辑器、Simulator )芯片的计时分析芯片引脚位置配置(使用Floorplan Editor )将程序下载到芯片(使用Programmer )，仅限22336019、16、4项目：项目、工程和设计Quartus2项目编程.在任何设计都是项目(Project )的文件夹中，除了设置修订输入的源文件(.vhd )以外，编译时生成的一系列文件也可以放在该文件夹中，除非您将该文件设置为项目，而不是单独的文件默认情况下，此文件夹为“工作库”(Work library )、22336019、19；对于注释和设计，根目录为英文名称，任何级别的目

5、录都不显示中文字符，且不能包含空格。 否则，在读取文件时发生的修改后的源文件(.vhd )将置于对应的目录下，编译等过程中生成的文件也将自动置于该目录下。、22336019、20、指定新项目的工作目录和名称，选择命令File | New Project Wizard并使用对话框：22:19、21、包含此项目所需文件的窗口22336019，24，设计的VHDL描述，22336019，25，文本编辑器，22:19，26，文本编辑器窗口，文件名后缀： VHDL: Verilog:v； AHDL:tdf 、22336019，27，在文本编辑器中使用VHDL模板，选择Edit | Insert Temp

6、late| VHDL (或者点击鼠标右键)，22336019，28， 插入entting位加法器的VHDL代码、22336019、30、4位加法器的VHDL代码(续)、集成和编译、22336019、32、编译前的准备工作、Quartus II仅编译项目的方法1 : 指令ProjectSet as Top-Level Entity，22336019， 选择33，进入编译器，选择命令处理编译器工具，打开编译器窗口：编译器包含5个主模块，可以连续运行，22:19，34，编译器5个主注释分析和集成(Analysis生成的EDA工具网络表(EDA Netlist Writer )模块：用于与其他EDA工

7、具配合使用。22336019、35，编译结果的报告，本例是加法器的编译结果：22336019、36，将容易发生的错误、错误设定修正文件保存在根目录，将其设定为工程，如果找不到工作库， 将错误报告为errooo的错误： Error:Line1， 在文件3360 half _ adder half _ adder.TDF 3360 TDF同步错误设定修正文件名与实体名不一致的情况下，例如adder.vhd vhdldesignfile adder.vhd must cool 例如，删除第20行的最后一个分号并重新编译。 编译器生成错误报告，然后单击确定。 然后单击“确定”查找并更正22336019

8、、38和VHDL代码中的错误(续) 在消息窗口中找到第一条错误消息。 这表示与第21行文本“end”相邻的部分缺少一个分号。 如果用鼠标双击此消息，文本编辑器中的错误将突出显示，请纠正并重新编译此错误。在本示例中，您必须先解释错误消息的不准确性，然后纠正第一个错误。22336019、39、编译的成功编写了项目的编程文件，可以保证设置修订输入的基本正确性，不能保证项目逻辑关系的正确性，也不能保证时间序列的正确性。 模拟验证、22336019、41、模拟前的准备、网表(netlist )文件的准备：准备好进行功能模拟后，在Analysis Synthesis之后， 使用processinggene

9、ratefunccce命令准备好进行时间序列模拟后，使用完整的编译命令准备测试矢量文件：在波形编辑器中输入信号的激励波形(即、22336019、42、打开波形编辑器绘制测试矢量波形，选择命令FileNew，执行以下操作打开波形编辑器窗口：22336019、43、波形编辑器窗口、22336019、44、模拟导入想要观察的节点(信号)名，选择指令Edit Insert Node or Bus。 或者直接输入节点名，或者单击节点查找器出现节点查找器窗口检索节点名，22336019、46，在节点查找器窗口中检索节点，22:19、47，将节点名导入波形编辑器后的操作编辑表48的完整测试向量(在这个示例中

10、是半加法器的输入激励波形):22336019和49，形成模拟(在这个示例中是功能模拟)，并且使用指令处理模拟器工具模拟窗口表示22336019的执行模拟(在本例中为顺序模拟)、22336019、52、模拟结果例(顺序模拟)、在本例中为半加法器模拟结果：可编程器件的物理实现、(1) (2)确定电路的输入输出端口和读取器的对应关系，(3)将设定修正结果下载到可编程设备中，形成所希望的集成电路的过程称为编程。22:19、54、管脚分配如果设置修改者没有明确指定端口和管脚的对应关系，则将管脚分配权限传递给编译器的设置修改者部分指定管脚分配关系，未指定的管脚分配由编译器自动处理、22:19、55、管脚分

11、配示例如上所述的半加法器，其中编译前将目标设备指定为EPM7032SLC44-5，编译前未指定管脚分配编译时编译器自动指定管脚分配， 结果记录在half_adder.qsf文件中，为了观察编译器如何自动指定管脚指定：使用AssignmentsPin Planner命令管脚规划器(Pin Planner )、22336019、56，等等打开、22336019、的观察结果： x分配给引脚24，y分配给引脚21，half_sum分配给引脚4，half_cout分配给引脚5。22:19、58、手动指定引脚分配，部分变更上述引脚分配的例子：输入端口x分配给引脚8，输入端口y分配给引脚9，引脚自动分配给Q

12、uartus。 在Pin Planner的针脚列表中操作：22336019，59，观察手动指定针脚分配的结果，命令View | Show Fitter Placement (或需要使用2次该命令)，22336019， 观察使用60重新编译后的管脚分配，管脚24变白，引脚21变白，引脚8变红，引脚9变红，22:19、61，取消到目前为止的管脚的指定，命令Assignments | 使用Remove Assignments在弹出窗口中进行操作：22336019、62、目标设备的编程仍沿用上述加法器的例子，实际上在编译完成后，编程文件(后缀. pof 将生成的程序设计之前再次检查，确保选择了适当的目标设备通过模拟