第17讲加法器和数值比较器.ppt

1、第17讲 加法器和数值比较器,3.5 典型中规模组合逻辑集成电路3.5.1 加法器数字电子计算机能进行各种信息处理，其中最常用的还是各种算术运算。算术运算中的加、减、乘、除四则运算，在数字电路中往往是将其转化为加法运算来实现的，所以加法运算是运算电路的核心。计算机的运算速度通常也是以每秒钟完成加法运算的次数来衡量的。能实现二进制加法运算的逻辑电路称为加法器。,加法器,半加器：只考虑本位两个二进制数相加，而不考虑来自低 位进位数相加的运算电路。 全加器：除考虑本位两个二进制数相加外，还考虑来自低 位进位数相加的运算电路。 串行进位：电路进行二进制加法运算时，各全加器由低位 到高位逐位传递进位信号

2、。 超前进位：电路进行二进制加法运算时，通过快速进位电 路几乎同时产生进位信号。,1. 半加器和全加器1) 半加器能实现两个1位的二进制数相加，而不考虑低位进位的运算电路称为半加器。设Ai、Bi分别表示第i位的被加数和加数输入，Si表示本位和的输出，Ci表示向高位的进位输出，可以列出半加器的真值表，如表3.5所示。,由表3.5可得半加器的逻辑表达式为根据上述逻辑表达式可画出半加器的逻辑图及逻辑符号，如图3.10所示。,图3.10 半加器的逻辑图与逻辑符号,2) 全加器对两个1位的二进制数进行相加并考虑低位的进位，即相当于三个1位二进制数的相加，求得和及进位的逻辑电路称为全加器。设Ai、Bi分别

3、表示第i位的加数输入，Ci-1表示来自相邻低位的进位输入，Si表示本位和的输出，Ci表示向高位的进位输出，可以列出全加器的真值表，如表3.6所示。,图3.11 全加器的逻辑图与逻辑符号,多位数加法器,实现多位加法运算的电路,其低位进位输出端依次连至相邻高位的进位输入端，最低位进位输入端接地。因此，高位数的相加必须等到低位运算完成后才能进行，这种进位方式称为串行进位。运算速度较慢。,其进位数直接由加数、被加数和最低位进位数形成。各位运算并行进行。运算速度快。,2. 多位数加法器1) 串行进位加法器若有多位数相加，则可采用并行相加串行进位的方式来完成。例如，有两个4位二进制数A3A2A1A0和B3

4、B2B1B0相加，可以将四个全加器级联，低位全加器的进位输出连接到相邻的高位全加器的进位输入，如图3.12所示。,图3.12 4位串行进位加法器,2) 超前进位加法器由于串行进位加法器的速度受到进位信号的限制，人们又设计了一种超前进位加法器，使每位的进位只由加数和被加数决定，而与低位的进位无关。根据进位表达式与和表达式：,上面两式是超前进位加法器的两个基本公式。由这两个公式可以递推出各位全加器的表达式。例如，对于4位超前进位加法器有,图3.13 4位超前进位加法器,图3.14 集成4位二进制超前进位加法器引脚排列图,图3.15 16位二进制加法器,超前进位加法器 74LS283,相加结果读数为

5、 COS3S2S1S0,4 位二进制加数 B 输入端,4 位二进制加数 A 输入端,低位片进位输入端,本位和输出端,向高位片的进位输出,应用实例1,由四位超前进位加法器74LS283和异或门74LS86组成的可控的四位并行二进制加法减法运算电路。,当 的时候， 以反变量形式 输入到并行加法器，进位输入端 ,这样加法器完成 ， 为 的补码，运算结果为 。 当 的时候， 以原变量形式输入到并行加法器，进位输入端 ，运算结果为 。该电路可以对4位有符号或无符号二进制数作加减运算。,3.5.2 数值比较器 1. 1位数值比较器两个1位二进制数进行比较，输入信号是两个要进行比较的1位二进制数，输出是比较结果。输出有三种情况：大于、小于及等于。,例如：A、B表示两个二进制数，比较结果分别用Y1、Y2、Y3表示AB、AB、A=B。由此可以列出1位数值比较器的真值表(见表3.7)。由表3.7可以写出各个输出的逻辑表达式为,图3.16 1位数值比较器卡诺图,2. 集成4位数值比较器多位数值比较器的原理是从最高位开始进行比较，只有当最高位相等时再比较次高位，依次类推，直到比较到最低位。74LS85是典型的集成4位二进制数值比较器。其真值表如表3.8所示。,3. 集成数值比较器74LS85逻辑功能的扩展在图3.17中2、3、4号接线端是“级联输入端”，当