FPGA系统设计基础1.1和1.2小节.ppt

1、VHDL语言与FPGA编程,邓 超教师授课水平,课程难易程度,学 生 努 力 程 度,教学效果三要素,授课答疑 课后答疑（课间或周二晚327） 集中答疑（班长把问题集中反馈） 课堂纪律 旷课（实验）-5 考试原则 59就是不及格,1.点名 2.作业与课前讨论 3.上次课回顾与讨论学习 4.这次课内容与目标 5.课程讲解 6.小结,绪论 人 生,人：社会人，高素质的人,生：生存，创造生活，享受生活,本门课程的主要内容,对FPGA器件原理及构造的理解与掌握 VHDL语言的掌握（可能的话也包括Verilog HDL） FPGA开发流程的掌握 工具软件的使用（quartus为

2、主ISE为辅） 实验,VHDL语言与FPGA编程,第1章FPGA系统设计基础,FPGA-Field Programmable Gate Array,PLD-Programmable Logic Device,本次课的教学目的,了解可编程逻辑器件的编程器件工作原理，基本结构和电路表示方法，现代数字系统的设计方法，优秀FPGA设计的重要特征，可编程逻辑器件的一般设计流程，了解Altera和Xilinx公司的可编程逻辑器件设计工具。 重点掌握现代数字系统的设计方法和FPGA设计流程的概念,知识要点,可编程逻辑器件及FPGA简介 FPGA设计方法与要求 FPGA设计流程 FPGA设计工具,1.1可编程

3、逻辑器件基础,1.1.1 概述 可编程逻辑器件（Programmable Logic Device，简称为 PLD）是20世纪70年代发展起来的一种新型逻辑器件，是目前数字系统设计的主要硬件基础。,PROM FPLA PAL GAL,EPLD CPLD FPGA,其中EPLD、CPLD、 FPGA的集成度较高，属于高密度PLD。,目前生产和使用的PLD产品主要有:,1.1.1 概述,PROM（包括EPROM、EEPROM）：其内部结构是由“与阵列”和“或阵列”组成。它可以用来实现任何以“积之和”形式表示的各种组合逻辑。 PLA：一种基于“与一或阵列”的一次性编程器件，由于器件内部的资源利用率低

4、，现已不常使用。 PAL：也是一种由基于“与一或阵列” 的一次性编程器件组成。PAL具有多种的输出结构形式，在数字逻辑设计上具有一定的灵活性。,GAL：是一种电可擦写、可重复编程、可设置加密位的PLD器件。GAL器件有一个可编程的输出逻辑宏单元OLMC，通过对OLMC配置可以得到多种形式的输出和反馈。比较有代表性的 GAL芯片是 GAL16V8、 GAL20V8和 GAL22V10，这几种GAL几乎能够仿真所有类型的PAL器件，并具有100的兼容性。,EPLD：基本逻辑单位是宏单元，它由可编程的与或阵列、可编程寄存器和可编程 IO 3部分组成。由于EPLD特有的宏单元结构、大量增加的输出宏单元

5、数和大的与阵列，使其在一块芯片内能够更灵活性的实现较多的逻辑功能,CPLD：是EPLD的改进型器件，一般情况下， CPLD器件至少包含3种结构：可编程逻辑宏单元、可编程IO单元和可编程内部连线。部分CPLD器件还集成了RAM、FIFO或双口RAM等存储器，以适应DSP应用设计的要求。,FPGA：在结构上由逻辑功能块排列为阵列，并由可编程的内部连线连接这些功能块，来实现一定的逻辑功能。FPGA的功能由逻辑结构的配置数据决定，在工作时，这些配置数据存放在片内的SRAM或者熔丝图上。使用SRAM的FPGA器件，在工作前需要从芯片外部加载配置数据，这些配置数据可以存放在片外的EPROM或其他存储体上，

6、人们可以控制加载过程，在现场修改器件的逻辑功能。,1.1.2 可编程逻辑器件的编程器件工作原理,PLD按照编程工艺又可分为4个种类： 熔丝（Fuse）或反熔丝（Antifuse）编程器件； UEPROM编程器件； EEPROM编程器件； SRAM编程器件。 前3类器件称为非易失性器件，它们在编程后，配置数据保持在器件上；第4类器件为易失性器件，每次掉电后配置数据会丢失，因而在每次上电时需要重新进行数据配置。,1.可编程只读存储器（PROM）,熔丝（Fuse）或反熔丝（Antifuse）编程器件采用PROM结构。PROM的总体结构与掩模ROM相同，所不同的是在出厂时已经在存储矩阵的所有交叉点上全

7、部制作了存储元件。存储元件通常有两种电路形式：一种是由二极管组成的结破坏型电路；另一种是由晶体三极管组成的熔丝型电路，结构示意图如图1.1.1所示。,图1.1.1 PROM 结构示意图,在结破坏型PROM中，每个存储单元都有两个对接的二极管。这两个二极管将字线与位线断开，相当于每个存储单元都存有信息“ 0”。如果将某个单元的字线和位线接通，即将该单元改写为“1”，需要在其位线和字线之间加100mA150mA电流，击穿D1（使D1的 PN结短路）。这样，该单元就被改写为“1”。,在熔丝型可编程只读存储器中，存储矩阵的每个存储单元都有一个晶体三极管。该三极管的基极和字线相连，发射极通过一段镍铬熔丝

8、和位线相连。在正常工作电流下，熔丝不会烧断，这样每个存储单元都有一个PN结，表示该单元存有信息“1”。但是，如果在某个存储单元的字线和位线之间通过几倍的工作电流，该单元的熔丝立刻会被烧断。这时字线、位线断开，该单元被改写为“0”。,PROM的存储单元一旦由“0”改写为“1”或由“1”改写为“0”，就变成固定结构，因此只能进行一次编程。所以可编程只读存储器（PROM）也称为一次可编程只读存储器。 在产品的开发设计过程中，设计人员可以通过编程器将所需内容（程序和数据）自行写入PROM中得到所要求的ROM。,2. 可擦除的可编程只读存储器（EPROM）,最早研究成功并投入使用的EPROM是用紫外线照

9、射进行擦除的，并被称之为EPROM。因此，现在一提到EPROM就是指的这种用紫外线擦除的可编程 ROM（Ultra-Violet Erasable Programmable Read-Only Memory，简称 UVEPROM）。,EPROM采用MOS型电路结构，其存储单元通常由叠栅型MOS管组成。叠栅型MOS管通常采用增强型场效应管结构。叠栅注入 MOS管（Stacked-gate Injection Metal-Oxide-Semiconductor，简称SIMOS管）的结构原理图和符号如图1.1.2所示。,图1.1.2 SIMOS管 的结构原理图和符号,以叠栅NMOS管为例，图中叠栅型

10、MOS管有两个重叠的栅极：一个在上面，称为控制栅，其作用与普通MOS管的栅极相似；另一个埋在二氧化硅绝缘层内，称为浮置栅。如果浮置栅上没有电荷，叠栅MOS管的工作原理就与普通MOS管相似。当控制栅上的电压大于它的开启电压时，即在栅极加上正常的高电平信号时，漏源之间可以有电流产生，SIMOS管导通。如果浮置栅上有电子，这些电子产生负电场。这时要使管子导通，控制栅必须加较大正电压，以克服负电场的影响。换句话说，如果浮置栅上有电子，管子的开启电压就会增加，在栅极加上正常的高电平信号时SIMOS管将不会导通。,浮置栅上的电荷是靠漏源及栅源之间同时加一较大电压（例如 2025V编程电压，正常工作电压只有

11、5V）而产生的。当源极接地时，漏极的大电压使漏源之间形成沟道。沟道内的电子在漏源间强电场的作用下获得足够的能量。同时借助于控制栅正电压的吸引，一部分电子穿过二氧化硅薄层进入浮置栅。当高压电源（例如2025V编程电压）去掉后，由于浮置栅被绝缘层包围，它所获得的电子很难泄漏，因此可以长期保存。浮置栅上注入了电荷的SIMOS管相当于写入了数据“1”，未注入电荷的相当于存入了数据“0”。,当浮置栅带上电子后，如果要想擦去浮置栅上的电子，可采用强紫外线或x射线对叠栅进行照射，当浮置栅上的电子获得足够的能量后，就会穿过绝缘层返回到衬底中去,3. 电信号擦除的可编程ROM（EEPROM）,EEPROM（也有

12、写成E2PROM）是一种可以用电信号擦除和改写的可编程ROM。EEPROM的擦除和改写电流很小，在普通工作电源条件下即可进行，擦除时不需要将器件从系统上拆卸下来。 EEPROM不仅可以整体擦除存储单元内容，还可进行逐字擦除和逐字改写。,EEPROM的电路结构与UVEPROM的主要区别是构成存储单元的MOS管的结构不同。EEPROM的存储单元采用浮置栅型场效应管（Floating gate Tunnel Oxide，简称 Flotox管），其结构如图1.1.3所示，Flotox管也属于N沟道增强型的MOS管。这种场效应管有两个浮置栅，漏极上方有一个隧道二极管。在第二栅极与漏极之间电压Vg提供的电

13、场作用下，漏极电荷通过隧道二极管流向第一浮栅，使管子导通，起到编程作用。若Vg的极性相反，浮栅上的电荷将反向流入漏极，起到擦除作用。由于编程和擦除所需电流极小，因此Vg可采用芯片的普通工作电源。EEPROM的存储单元如图1.1.4所示。,图1.1.3 Flotox管的结构和符号 图1.1.4 EEPROM的存储单元,4. 快闪存储器（Flash Memory）,快闪存储器也是一种电信号擦除的可编程ROM。快闪存储器采用了一种类似于EPROM的单管叠栅结构的存储单元，结构示意图如图1.1.5所示。,图1.1.5 快闪存储器中的叠栅MOS管和符号 图1.1.6 快闪存储器的存储单元,快闪存储器采用

14、的叠栅MOS管的结构与EPROM中的SIMOS管极为相似，两者最大的区别是浮置栅与衬底间氧化层的厚度不同。在EPROM中这个氧化层的厚度一般为3040m，而在快闪存储器中仅为1015m。而且浮栅与源区重叠的部分是由源区的横向扩散形成的，面积极小，因而浮置栅一源区间的电容要比浮置栅一控制栅间的电容小得多。,快闪存储器的存储单元如图所示。在读出状态下，字线给出+5V的逻辑高电平，存储单元公共端 Vss为 0电平。如果浮置栅上没有充电，则叠栅MOS管导通，位线上输出低电平；如果浮置栅上充有负电荷，则叠栅MOS管截止，位线上输出高电平。,快闪存储器的写入方法和EPROM相同，即利用雪崩注入的方法使浮栅

15、充电。快闪存储器的擦除操作是利用隧道效应进行的，类似于EEPROM写入 0时的操作。 由于片内所有叠栅MOS管的源极是连在一起的，所以全部存储单元同时被擦除，这一点是不同于EEPROM的。,5. 随机存储器（RAM）,随机存储器也叫随机读写存储器，简称RAM。在RAM工作时可以随时从任何一个指定地址读出数据，也可以随时将数据写入任何一个指定的存储单元中去。 优点:读、写方便，使用灵活。 缺点:一旦断电以后所存储的数据将随之丢失，即存在数据易失性的问题。 RAM电路通常由存储矩阵、地址译码器和读写控制电路（也叫输入输出电路）几部分组成，电路结构框图如图1.1.7所示。,图1.1.7 RAM的电路

16、结构框图,存储矩阵由许多存储单元排列而成，每个存储单元能存储1位二进制数据（1或0），在译码器和读写控制电路的控制下既可以写入1或0，又可将所存储的数据读出。 地址译码器将输入的地址代码译成一条字线的输出信号，使连接在这条字线上的存储单元与相应的读写控制电路接通，然后对这些单元进行读或写。,读写控制电路用于对电路的工作状态进行控制，当读写控制信号/RW1时，执行读操作，将存储单元里的内容送至输入输出端（IO）上。当/RW 0时，执行写操作，输入输出线上的数据写入存储器中。多数 RAM集成电路是用一根读写控制线控制其读写操作的。但也有些 RAM集成电路是用两个输入端分别进行读和写控制的。,此外在

17、读写控制电路中另加有片选输入端，当/CS=0时 RAM为正常工作状态；当/CS=1时所有的输入输出端均为高阻态，不能对 RAM进行读写操作。利用片选输入端可以使多个单片RAM集成电路组合扩展成更大容量的存储器。 输入输出电路通常由三态门组成，由输入信号及输出信号控制，实现输入（写入）或输出（读出）功能。,RAM根据存储单元的工作原理的不同又分为静态随机存储器SRAM和动态随机存储器DRAM两大类。 静态随机存储器SRAM的存储单元是在静态触发器的基础上附加控制线或门控管而构成的。它们是靠电路状态的自保功能存储数据的。由于使用的器件不同，静态存储单元又分为MOS型和双极型两种。,1.1.3 可编

18、程逻辑器件的 基本结构和电路表示方法,1. 可编程逻辑器件的基本结构 可编程逻辑器件种类较多，不同厂商生产的可编程逻辑器件的结构差别较大。可编程逻辑器件的基本结构由: 输入缓冲电路 与阵列 或阵列 输出缓冲电路等4部分组成。,1. 可编程逻辑器件的基本结构,其中输入缓冲电路主要用来对输入信号进行预处理，以适应各种输入情况，例如产生输入变量的原变量和反变量； “与阵列”和“或阵列”是PLD器件的主体，能够有效地实现“积之和”形式的布尔逻辑函数； 输出缓冲电路主要用来对输出信号进行处理，用户可以根据需要选择各种灵活的输出方式（组合方式、时序方式），并可将反馈信号送回输入端，以实现复杂的逻辑功能。,

19、2. PLD电路的表示方法,（1）PLD连接的表示法 PLD中阵列交义点上有3种连接方式： 硬线连接、接通连接和断开连接。,（a）硬线连接（不可编程） （b）接通连接 (c) 断开连接,图1.1.9 PLD中阵列交义点上的3种连接方式,（2）输入/反馈缓冲单元表示法,PLD的输入缓冲器和反馈缓冲器都采用互补的输出结构，以产生原变量和反变量两个互补的信号，如图1.1.10所示。A是输入，B和C是输出，真值表如表1.1.1所示。,图1.1.10 PLD缓冲器,表1.1.1 PLD缓冲器真值表,从真值表可见： BA ，C,（3） PLD与门表示法,与阵列是PLD中的基本逻辑阵列，它们由若干个与门组成

20、，每个与门都是多输入、单输出形式。以三输入与门为例，其PLD表示法如图1.1.11所示，图中DA * B * C,图1.1.11 3输入端的PLD与门,图1.1.12为4输入端与门电路，PA*B*D。 图1.1.13为4输入端与门电路，PA*,图1.1.12 4输入端与门,图1.1.13 4输入端与门,*B*,0,（4）PLD或门表示法,或阵列也是PLD中的基本逻辑阵列，它们由若干个或门组成，每个或门都是多输入、单输出形式。以4输入与门为例，其PLD表示法如图1.1.14所示，图中YP1P3P4,图1.1.14 4输入端的PLD或门,例：一个PLD异或门电路如图1.1.15所示。图中,图1.1

21、.15 PLD异或门连接图,1.2 FPGA的设计方法与要求,1.2.1现代数字系统的设计方法 传统的数字系统设计一般是采用搭积木式的方法进行，即由器件搭成电路板，由电路板搭成数字系统。系统常用的“积木块”是固定功能的标准集成电路，如 74/54系列（TTL）、4000/4500系列（CMOS）芯片和一些固定功能的大规模集成电路。设计者根据需要选择合适的器件，由器件组成电路板，最后完成系统设计。传统的数字系统设计只能对电路板进行设计，通过设计电路板来实现系统功能。,1.2.1现代数字系统的设计方法,进入到20世纪90年代以后， EDA（电子设计自动化）技术的发展和普及给数字系统的设计带来了革命

22、性的变化。在器件方面，可编程逻辑器件飞速发展。利用EDA工具，采用可编程逻辑器件，正在成为数字系统设计的主流。,采用可编程逻辑器件通过对器件内部的设计来实现系统功能，是一种基于芯片的设计方法。设计者可以根据需要定义器件的内部逻辑和管脚，将电路板设计的大部分工作放在芯片的设计中进行，通过对芯片设计实现数字系统的逻辑功能。 灵活的内部功能块组合、管脚定义等，可大大减轻电路设计和电路板设计的工作量和难度，有效增强设计的灵活性，提高工作效率。,可反复编程，修改错误，以期尽快开发产品，迅速占领市场。 可以减少芯片的数量，缩小系统体积，降低能源消耗，提高系统的性能和可靠性。 采用可编程逻辑器件芯片和EDA

23、软件，在实验室里就可以完成数字系统的设计和生产。可以实现无芯片EDA公司，专业从事IP模块生产。也可以实现无生产线集成电路设计公司的运作。可以说，当今的数字系统设计已经离不开可编程逻辑器件和EDA设计工具。,所以，1.数字系统的设计方法，2.数字系统所需要使用的工具的使用方法，都需要我们掌握,1. EDA技术,（1）EDA技术的内涵 EDA（Electronics Design Automation）即电子设计自动化。以计算机软硬件为基本工作平台，采用EDA通用支撑软件和应用软件包，在计算机上帮助电子设计工程师完成电路的功能设计、逻辑设计、性能分析、时序测试直至 PCB的自动设计等。,（1）E

24、DA技术的内涵,EDA通用支撑软件和应用软件包涉及到电路和系统、数据库等多学科，EDA软件的技术指标有自动化程度，功能完善度，运行速度，操作界面，数据开放性和互换性等。 EDA技术包括电子电路设计的各个领域：即从低频电路到高频电路、从线性电路到非线性电路、从模拟电路到数字电路、从分立电路到集成电路的全部设计过程，涉及到电子工程师进行产品开发的全过程，以及电子产品生产的全过程中期望由计算机提供的各种辅助工作。,（2） EDA技术的基本特征,采用高级语言描述，具有系统级仿真和综合能力是EDA技术的基本特征。与这些基本特征有关的几个概念是： 并行工程和“自顶向下”设计方法 硬件描述语言（HDL） 逻

25、辑综合与优化 开放性和标准化 库（Library）,并行工程和“自顶向下”设计方法,并行工程是一种系统化的、集成化的、并行的产品及相关过程的开发模式（相关过程主要指制造和维护）。这一模式使开发者从一开始就要考虑到产品生存周期的质量、成本、开发时间及用户的需求等等诸多方面因素。”,“自顶向下”（Topdown）的设计方法从系统级设计入手，在顶层进行功能方框图的划分和结构设计；在方框图一级进行仿真、纠错，并用硬件描述语言对高层次的系统行为进行描述；在功能一级进行验证，然后用逻辑综合优化工具生成具体的门级逻辑电路的网表，其对应的物理实现级可以是印刷电路板或专用集成电路。,硬件描述语言（HDL）,用硬

26、件描述语言进行电路与系统的设计是当前EDA技术的一个重要特征。硬件描述语言突出优点是： 语言的公开可利用性； 设计与工艺的无关性； 宽范围的描述能力； 便于组织大规模系统的设计； 便于设计的复用和继承等。,与原理图输入设计方法相比较，硬件描述语言更适合规模日益增大的电子系统。硬件描述语言使得设计者在比较抽象的层次上描述设计的结构和内部特征，是进行逻辑综合优化的重要工具。目前最常用的IEEE标准硬件描述语言有VHDL和Verilog-HDL。,逻辑综合与优化,逻辑综合功能将高层次的系统行为设计自动翻译成门级逻辑的电路描述，做到了设计与工艺的独立。优化则是对于上述综合生成的电路网表，根据布尔方程功

27、能等效的原则，用更小、更快的综合结果替代一些复杂的逻辑电路单元，根据指定的目标库映射成新的网表。,开放性和标准化,EDA系统的框架是一种软件平台结构，它为不同的EDA工具提供操作环境。框架提供与硬件平台无关的图形用户界面以及工具之间的通信、设计数据和设计流程的管理，以及各种与数据库相关的服务项目等。一个建立了符合标准的开放式框架结构EDA系统，可以接纳其他厂商的EDA工具一起进行设计工作。框架作为一套使用和配置EDA软件包的规范，可以实现各种EDA工具间的优化组合，将各种EDA工具集成在一个统一管理的环境之下，实现资源共享。,EDA框架标准化和硬件描述语言等设计数据格式的标准化可集成不同设计风

28、格和应用的要求导致各具特色的 EDA工具在同一个工作站上。集成的EDA系统不仅能够实现高层次的自动逻辑综合、版图综合和测试码生成，而且可以使各个仿真器对同一个设计进行协同仿真，进一步提高了EDA系统的工作效率和设计的正确性。,库（Library）,库是支持EDA工具完成各种自动设计过程的关键。EDA设计公司与半导体生产厂商紧密合作、共同开发了各种库，如逻辑模拟时的模拟库、逻辑综合时的综合库、版图综合时的版图库、测试综合时的测试库等等，这些库支持EDA工具完成各种自动设计。,（3）EDA的基本工具,EDA工具的整体概念是电子系统设计自动化。EDA的物理工具完成和解决设计中如芯片布局、印刷电路板布

29、线、电气性能分析，设计规则检查等问题的物理工具。基于网表、布尔逻辑、传输时序等概念的逻辑工具，设计输入采用原理图编辑器或硬件描述语言进行，利用EDA系统完成逻辑综合、仿真、优化等过程，生成网表或VHDL、Verilog-HDL的结构化描述。细分有：编辑器、仿真器、检查/分析工具、优化综合工具等。,文字编辑器在系统级设计中用来编辑硬件系统的描述语言如VHDL和Verilog-HDL，在其他层次用来编辑电路的硬件描述语言文本如SPICE的文本输入。 图形编辑器用于硬件设计的各个层次。在版图级，图形编辑器用来编辑表示硅工艺加工过程的几何图形。在高于版图层次的其他级，图形编辑器用来编辑硬件系统的方框图

30、、原理图等。典型的原理图输入工具包括基本单元符号库（基本单元的图形符号和仿真模型）、原理图编辑器的编辑功能、产生网表的功能3个组成部分。,仿真器又称模拟器，用来帮助设计者验证设计的正确性。在硬件系统设计的各个层次都要用到仿真器。在数字系统设计中，硬件系统由数字逻辑器件以及它们之间的互连来表示。仿真器的用途是确定系统的输入/输出关系，所采用的方法是把每一个数字逻辑器件映射为一个或几个过程，把整个系统映射为由进程互连构成的进程网络，这种由进程互连组成的网络就是设计的仿真模型。,检查/分析工具在集成电路设计的各个层次都会用到。在版图级，采用设计规则检查工具来保证版图所表示的电路能被可靠地制造出来。在

31、逻辑门级，检查/分析工具用来检查是否有违反扇出规则的连接关系。时序分析器用来检查电路中的最大和最小延时。 优化/综合工具可以将硬件的高层次描述转换为低层次描述，也可以将硬件的行为描述转换为结构描述，转换过程通常伴随着设计的某种改进。如在逻辑门级，可用逻辑最小化来对布尔表达式进行简化。在寄存器级，优化工具可用来确定控制序列和数据路径的最优组合。,2. 现代数字系统的设计方法,现代数字系统的设计采用“ Topdown”（自顶向下）设计方法，设计步骤如右边图1.2.1所示。,在“ Topdown”（自顶向下）的设计方法中，设计者首先需要对整个系统进行方案设计和功能划分，拟订采用一片或几片专用集成电路

32、ASIC来实现系统的关键电路，系统和电路设计师亲自参与这些专用集成电路的设计，完成电路和芯片版图，再交由IC工厂投片加工，或者采用可编程ASIC（例如 CPLD和 FPGA）现场编程实现。,在“ Topdown”（自顶向下）的设计中， 行为设计确定该电子系统或VLSI芯片的功能、性能及允许的芯片面积和成本等。 结构设计根据系统或芯片的特点，将其分解为接口清晰、相互关系明确、尽可能简单的子系统，得到一个总体结构。这个结构可能包括算术运算单元、控制单元、数据通道、各种算法状态机等。,逻辑设计把结构转换成逻辑图，设计中尽可能采用规则的逻辑结构或采用经过考验的逻辑单元或模块。 电路设计将逻辑图转换成电路图，