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文档简介

1、约翰逊计数器,Verilog语言,module Johnson_4_1s(clk,rest,Q); /主模块，四个D触发器和一 input clk; /个秒脉冲模块组成 input rest; output 3:0Q; wire 3:0d; wire a; assign d0=Q1; assign d1=Q2; assign d2=Q3; assign d3=Q0|Q1 endmodule,module D_FF(rest,clk,d,q); /D触发器模块 input rest; input clk; input d; output q; reg q; always(posedge rest

2、 or posedge clk) if(rest=1b1) begin q=1b0; end else begin q=d; end endmodule,module cp_1s(rest,clk,a); /秒脉冲模块，输出a为一秒的脉冲 input rest; input clk; output reg a; reg 25:0q; always(posedge clk or posedge rest) begin if(rest=1) begin q=0; a=0; end else if(q=24999999) begin q=0; a=a; end else q=q+1; end endmodule,NET “Q0” LOC = M5; /管脚配置 NET Q1 LOC = M11; NET Q2 LOC = P7; NET Q3 LOC = P6; NE

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