嵌入式系统3-CPU.ppt

1、CPU,指令系统不等于CPU设计,CPU设计还需要考虑 性能 功耗 I/O 存储,一、输入输出,用户不会购买无I/O的计算机 用户更关心“响应时间”性能 I/O子系统的性能直接影响整个系统的性能,I/O系统是Computer Architecture 的孤儿,历史上一直由于热衷于CPU性能而受到忽视,最典型的是衡量计算机性能的指标采用CPUtime,而不管I/O系统的好坏, 因此I/O系统称作为“外部”设备，而成为一种“二等公民”。 事实上，能更好地度量性能的指标是response time-即用户输入命令到产生结果之间的时间。,I/O的报复,设在Response time中在CPU上的运行时

2、间占90%。 若CPU运行速度提高到原来的10倍 则：Speedup=1/ (0.1+0.09) =5 若CPU运行速度提高到原来的100倍 则：Speedup=1/ (0.1+0.009) =10 CPU以每年55%改善性能（提高速度），而I/O跟不上。所以没有理由一味追求快的CPU。,1.寄存器与IO,设备通常有 数据寄存器 状态寄存器 控制寄存器,示例：8251 UART,UART：通用异步收发器 进行串行通信 每个字符的传输有起始位0与结束位1 波特率,CPU初始化UART的模式寄存器 波特率 每字符位数 奇偶校验 结束位长度,UART有一个8位寄存器 缓存UART与CPU之间的字符

3、状态寄存器： 发送器就位信号：Transmitter Ready 发送器空信号：Transmitter Empty 接收器就绪：Receiver Ready,2、输入输出原语,两种途径进行IO编程 IO指令（x86方法） 内存映射（较普通） 内存映射：统一内存编址,1）ARM上的内存映射,DEV1EQU 0 x1000 EQU伪操作 ADRr1, #DEV1 LDRr0, r1;读设备1 MOVr0,#8 STRr0, r1;写设备1,2）Sharc上的内存映射,规定：内存映射IO必须在0 x400000开始的外存 I0=0 x400000 M0=0 R1=DM(I0,M0),3、使用IO的方

4、式1,轮询：使用IO的最基本方式 IO与CPU的速度差异 中断：异步,1）轮询,忙等状态 设备忙于写时为1 写事务完成为0 类似操作系统的信号量,2）中断,I/O设备需要CPU控制操作时，才向CPU发中断请求。 CPU在等待设备期间可以处理其他工作 。,ARM中的中断,2种 快速中断请求FIQ 中断请求IRQ 前者优先级高,ARM中断响应流程,保存PC 将CPSR复制到SPSR 强制CPSR的位记录下中断 强制PC指向中断向量,ARM中断结束流程,恢复PC 用SPSR回复CPSR SPSR:保持程序状态寄存器 清除中断禁用标志,ARM需要的最坏时间延时,2cc响应同步外部请求 最多20cc完成

5、当前指令 3cc让数据异常中止 2cc进入中断处理状态,SHARC的中断,3种类型 带优先级的中断 向量化中断请求 可屏蔽中断 每中断调用中断处理子例程 一般指令，外部中断延时4cc,中断处理,输出相应的中断向量地址 Pc压入pc堆栈 根据中断类型将ASTAT或MODE1寄存器压入状态堆栈 改变当前中断屏蔽指针显示当前的中断嵌套状态,RTI指令工作,恢复PC 如果需要，弹出状态堆栈中的内容 清除中断锁存器与屏蔽寄存器相应值,二、管态、异常与陷阱,1）管态 用户态与管态 ARM有管态，SHARC没有 ARM让cpu进入管态命令： SWI CODE_1 通过CPSR指示在管态，后5位为1，处于管态

6、时CPSR的内容用SPSR存贮 2）异常：内部错误,3）陷阱,又称软件中断 ARM中利用SWI进入管态，进入陷阱 SHARC提供3级软件中断，通过设置IRPTL寄存器的几位来激活,三、协处理器,协处理器：附接在CPU上实现部分指令 浮点协处理器 主CPU与协处理器的协调,ARM使用了协处理器,ARM体系结构提供最多16个协处理器 1，2号协处理器可以是浮点协处理器 提供8个80位浮点寄存器，浮点状态寄存器和一个可选的浮点状态寄存器,四、存储系统,内存速度太低 大量使用cache Mmu进行地址转换,1、高速缓存控制器,Typical levels,2、基本概念,块(block)：相邻两级间的信

7、息交换单位 命中率h： CPU产生的有效地址可以直接在高层存储器中访问到的概率。 失配率：1-h 失配损失：用低层存储器中相应块替换高层存储器中的块，并将所访问的数据传送到请求访问的设备的时间。由访问时间和传送时间两部分组成。,命中率 与硬件速度无关，而与应用程序的行为特性有关 平均存储访问时间 AMT=命中时间+失配率失配损失,3、cache性能,改进Cache/主存性能的技术,AMT=HT + M * MP 减小失配率 1、Cache失配原因分析(3C模型） （391/264） 冷启动失配 绝对次数与程序有关，与Cache容量无关 随容量增大相对比例提高 容量失配 与关联度无关，容量增大，

8、容量失配减少 冲突失配 容量一定时，关联度越高冲突失配率越小,4、多级cache,一级cache离cpu最近 片上 二级cache为一级cache提供数据 片外,5、Cache组织形式,直接映象（direct mapped)：主存的一块只能对应Cache的一特定行。 J = I MOD m （主存块号） (Cache 总块数） 全关联映象(fully associative): 主存中的一块能对应到Cache中的任意一行,组关联映象（set associative): 主存中的一块能对应到Cache中一个特定组中的任意一行上。若组中有n个块，则称其为 n路组关联。 J（组号） = I MOD

9、G （Cache总组数） 注意：直接映象和全关联映象是组关联的特例： 直接： 直接映象是：1 路组关联 全相联：全相联是：m路组关联,6、映象机构：判定是否命中Cache,如何访问？,标志存储器+数据存储器 每行还有控制位：有效位、修改位(脏位) CPU地址组成：标志+索引+块内偏移 关联程度越高，索引位越小,7、替换策略,随机替换策略（RAND) 简单，易于实现 一般用位随机，使有再现性，以利调试 先进先出策略（FIFO) 最近最少使用策略（LRU） 利用局部性原理，但实现代价高 替换策略对Cache失配率的影响,8、写策略,直写(write through)信息写入Cache的同时，经CP

10、U与主存间的直接数据通路写入主存对应块。 主存中总有数据的最新拷贝 写的速度以访问主存（写）的速度进行， 回写（write back)信息只写入Cache相应行，仅当被修改过的块被替换出Cache时，才将它送回主存。 写访问总是以写Cache的速度进行。 一个块内的多次写访问只需一次访问主存，降低存储带宽需求。,Write through,Write back,写失配时对是否要把要访问的数据送入Cache 写分配（write allocate)：将要写的数据取入Cache，然后开始访问 无写分配（no write allocate)：直接对低层存储器写，不再将数据块装入Cache。 写停顿延迟

11、：在写低层存储器时CPU必须停下来等待。这段等待时间称为 设置写缓冲减少写停顿延迟带来的损失 直写的写缓冲 回写的写缓冲：写合并技术,9、ARM与SHARC的cache,ARM600有一个4kB，64路统一指令/数据cache StrongARM有 一个带32字节块的16KB，32路指令cache 一个带32字节块的16KB，32路数据cache 回写策略 SHARC使用一个32指令、2路组相连cache，无data cache,10、MMU,虚拟内存 地址映射 引入：大程序运行于小内存 程序重定位，程序加载 多用户进程共享物理地址空间 存储共享和存储保护 主存/辅存二级存储层次,Cache/

12、主存与虚拟存储器比较,术语： 块、行 页面、段 失配 页面故障 CPU等待 中断 地址： 与Cache容量无关 决定逻辑空间大小 映象： Cache主存 主存部分disk disk大部分用做文件系统 目的： 弥补主存速度 弥补主存容量 映象方式：直接/组关联 全关联 映象机构： 映象机构 地址转换 替换策略： 三种/硬件 LRU/OS 写策略： 直写、回写 回写,页式与段式虚拟存储器比较,透明性 应用程序员 应用程序员可见 替换 易于实现 困难 存储空间 内部碎片 外部碎片 使用效率 磁盘传输 高 不高 效率 段页式虚拟存储器：段为整数页 新的混合模式： 提供不同大小的页面,地址变换的实现,页表 页表、段表、段页式、多级页表 加快地址转换的技术 反向页表 （相联目录表） TLB表 TLB-高速小Cache 标志：虚页号+控制位+进程标识号 有效位、修改位、存储保护位 数据；主存实页号（地址）,页面大小的选择,大页面 页表小 在主存与辅存之间传送大页面的传输效率高。 小页面 节省存储空间 减少内部碎片造成空间浪费,存储共享和保护,存储保护防止错误地址形成，使一进程访问不属