5-数字逻辑3.ppt

1、时序逻辑是什么是时序逻辑(Latch )触发器(Flip Flop )寄存器(Register )计数器(Counter )，什么是时序逻辑，以及组合电路是电路的某一时刻的输出(Z1，以及上一个时刻的状态就是存储电路的输出。输出方程式、驱动方程式、状态方程式、Y(tn)=FX(tn )、Q(tn )、Z(tn)=GX(tn )、Q(tn )、qn1三、分类1、按动作特征分类： (即按FF状态分类的更新是否由同一时钟脉冲控制来分类):(1)同步定时逻辑电路：同一CP 异步时序逻辑电路：不同的CP 2，输出信号的特征分类：(即组合电路的复杂性) (1) Q(tn) (2)Moore (摩尔)类型：

2、输出是电路的状态Y(tn)=FQ(tn )注：有些电路没有组合逻辑电路。 有些电路没有输入信号。 数字电路不仅需要运算，还需要保存、记忆。 存储1位二值信号的基本单位电路被称为触发器，其具有5.1概述、1、触发器的基本特征- 1、2个能够自我保持的稳定状态，表示逻辑0和1或二进制的0和1。 2 .根据不同的输入信号，可设定为1或0。 二、触发器的分类1、结构分类：基本RS触发器、同步RS触发器、主从触发器、维持块的触发器、边缘触发器、2、功能分类：RS触发器、JK触发器、d触发器SD1、RD1时，在保持原状态的SD0、RD0的情况下为不定状态。 1、电路结构和符号由两个NAND门交叉的耦合组成

3、。 触发信号为SD、RD，低电平有效。 包括、二、NAND门的基本RS触发器、第四章4.2、3、真值表特性表、时钟控制的触发被要求在某些触发器总是同时工作，以协调数字系统中的各个部分的操作。 只有在这些触发器达到同步信号时，才需要导入同步信号，按下输入信号来改变状态。 通常将该同步信号称作时钟脉冲，简称为高时钟，并用CP表示。 时钟控制的触发器通常分为多种类型，如RS触发器、d触发器、JK触发器和t触发器。 同步RS触发器、CP导入同步信号、即时钟脉冲，以使得各部分的动作协调，简称为时钟用CP表示。 这种由时钟信号控制的触发器统称为时钟触发器。 另一方面，电路结构和动作原理、时钟脉冲、1、结构

4、： G1、G2构成基本RS触发器，G3、G4构成输入控制电路。 3、真值表特性表，缺点：还有限制，即RS0。 4、带有异步预设端子的同步RS触发器、SD、RD可以预设初始状态SD 0、RD 1、集合1； SD 1、RD 0、组合0。 不由时钟信号和r、s控制，电平高。 二、动作特征、1、电平触发、CP1期间中，q因r、s而异，抗干扰能力差2 .有空转，不能用于计数。 空转现象：在相同的时钟脉冲作用期间，触发发生2次，引起多次反转的现象，称为空转。 计数：每当CP脉冲到来时，触发的状态发生变化。 同步RS触发器的计数状态如图所示。 CP1的持续时间长时，会发生空转。主从型触发器的电路结构和工作特

5、点、问题的提出：同步RS触发器存在空转现象，为了提高抗干扰性、克服空转，希望一个CP脉冲作用期间q只改变一次，采用主从型、维持闭塞型、边沿型。1、结构与原理1、主从RS触发器(1)结构：主，传统由两个同步RS触发器和一个反相器构成。主站从站RS触发、FF整体为下降沿触发，“”表示延迟输出。 缺点：由于主FF本质上是同步触发，所以在CP1期间，其输出q根据输入的变化而变化，有制约RS=0。 连接计数状态，没有空转，2，主从J K触发器，为克服限制，采用了J K触发器。 (1)结构：在上述修正数FF的基础上，加上两条线j、k。 原理： CP=1，主FF接收j、k信号。 CP=0，从FF接收主FF的

6、状态。 j，k，Qn，Qn 1，(3)，JK触发特性表，保持功能，集合1功能，集合0功能，计数功能，特性方程式， 注意：集成、边缘触发器、逻辑符号、CP之前循环下降边缘触发、d型触发器(D Type F/F )、d型触发器的“d”具有双重意义，可以是Data (数据信息)也可以是Delay (延迟)，因此因而，可延迟输出消息的功能对应于暂时存储数据消息的效果，这是寄存器的特性。 d型触发器符号、d型触发器真值表、t型触发器(T Type F/F )、t型触发器的“t”是Toggle的意思。 每个时钟脉冲信号(CK )临时到来，如果t为1，则输出Fn 1改变状态，即输出从0改变为1或者从1改变为

7、0。 但是，t为0时，输出Fn 1不变。 也就是说，输出保持原来的状态。t型触发器符号、t型触发器真值表、4.3触发器的逻辑功能及其记述方法(时钟FF )、4.3.1、FF的逻辑功能分类和记述1、RS触发器、1、特性表、2、特性方程式、t、qnqn 1，00、01，1 2、特性方程式、逻辑符号、*t1时，称为t触发器的3 .状态转移图、2、特性方程式、4.4一些常用时序逻辑电路、4.4.1寄存器和移位寄存器、1 .寄存器(直观分析法)、用途：存储二进制代码的逻辑部件。 配置：所有时钟触发器都可以配置寄存器。 (同步型、主从型、边沿型) 1、74LS75的4位d锁存器构成：双2位锁存器FF0、F

8、F1共用CPA FF2、FF3共用CPB原理： CP1期间、发送数、q根据d而变化。 CP0的情况下，因为d状态被锁存，所以通常要求保证d信号不变化。2. 74LS175、74LS175是由维持块的触发构成的4位寄存器，可登录4位的二值代码。 CP上升沿触发、RD为非同步清0端子、低电平有效、D0D3为残奥电平数据输入端子、Q0Q3为输出端子。 74LS175菜单，2 .移位寄存器，功能：寄存器，移位。 所述移位是指寄存器中的代码利用所述移动脉冲依次向左移位或者向右移位。 用途：实现数据的串行残奥并行转换的数值运算(乘法、除法)、1、单向移位寄存器(1)由边缘d触发器构成的移位寄存器Di:串行

9、输入Do:串行输出。 工作原理：每来一个CP向右各移动1位，例如在Di1011的情况下，移动状况如表5.3.1所示，电压波形如图5.3.5所示。 另外，图5.3.5的电压波形能够实现串行残奥电平、串行残奥电平。 (2)由主从JK触发器构成的移位寄存器，每cp1个，右移位1比特，2，双向移位寄存器74LS194A构成： DIR，DIL； D0D3； RD； CP； S1、S0； Q0Q3功能：左移、右移可并行发送数保持(均由S1、S0控制)异步清零(rd )。DSR :右移位串行输入端子，DSL :左移位串行输入端子，D3 D0:残奥电平输入端子，Q3 Q0:数据输出端子，CP :时钟脉冲输入端

10、子，上升触发器，控制端子： (1)s1s0，(2) S1 S0=01，CP上升(3) S1 S0=10，CP的上升向后并且向左移位。 (4) S1 S0=11，CP上升沿到达后，并行输入。管脚图、原理：将FF1作为示例的FF1的输入控制电路结构是具有互补输出的4选1数据选择器。 式：自扩展：用两片74LS194A连接8位双向移位寄存器，左片Q3右片DIR； 右片Q0左片DIL张的S1、S0、CP、RD全部并联，例如：使8个灯从左向右依次点亮，从左向右依次熄灭，如何连接？ 数字系统中广泛应用有：右1、再右0、5V、5V、计数器，是具有存储功能的电路，用于累计输入脉冲的个数，实现计数操作功能，通常

11、由触发器构成各种形式的计数器(Counter ) 将同步计数器按进位分开：存在公共时钟脉冲，各触发的状态转变由该公共输入计数脉冲同时发生，即各触发的状态的反转与输入脉冲同步。 (2)非同步计数器：没有公共时钟脉冲，输入计数脉冲仅作用于某触发器的CP侧，其他触发器的反转为下位的进位信号。 因此，构成计数器的各触发的状态变化不会同时发生。计数器的分类、二进制数量(1)二进制计数器：以二进制运算规则计数的电路称为二进制计数器。 (2)十进制计数器：按照十进制的运算规则进行计数的电路称为十进制计数器。 (3)任意的二进制计数器：将二进制计数器和十进制计数器以外的其他二进制计数器统称为任意的二进制计数器

12、。 例如，三进制计数器、六进制计数器等。计数器的分类、3逻辑功能类别(1)计数器递增：随着计数脉冲的输入，计数器的数量递增时为递增计数器。 (2)倒计数器：如果随着计数脉冲的输入，计数器的数量倒计数，则为倒计数器。 (3)可逆计数器：随着计数脉冲的输入，计数器的数量可以增减的是可逆计数器。计数器的分类、4位二进制同步计数器74LS161、4个主从站J-K触发器构成、(1)逻辑符号、D A:上位下位(预设数)、CLK:时钟输入、CLR:非同步清除、低电平有效。 LOAD:同步预设，低电平有效。 QD QA:上位下位、ENP、ENT :使能端、多级连。 RCO :进位。 菜单，进位方程式： C=Q3Q2Q1Q0 ET，同步预设，非同步组0，1 )非同步清除： R=0的情况下，与CP无关输出“0000”状