8、时序逻辑电路.ppt

1、1,第八章 时序逻辑电路,软件学院 侯刚,2,主要内容,8.1 触发器 8.2 时序逻辑电路 8.3 常用的时序逻辑电路 8.4 计数器,3,8.1 触发器,触发器是构成时序逻辑电路的基本逻辑部件。 它有两个稳定的状态：0状态和1状态；在不同的输入情况下，它可以被置成0状态或1状态；当输入信号消失后，所置成的状态能够保持不变。 触发器可以记忆1位二值信号。根据逻辑功能的不同，触发器可以分为RS触发器、D触发器、JK触发器、T和T触发器；按照结构形式的不同，又可分为基本RS触发器、同步触发器、主从触发器和边沿触发器。,4,8.1.1 基本的RS触发器,1、电路结构,信号输入端，低电平有效,5,8

2、.1.1 基本的RS触发器,1,0,0,1,1 0,0,6,8.1.1 基本的RS触发器,0,1,1,0,0 1,1,7,8.1.1 基本的RS触发器,1,1,1,0,1 1,不变,1,0,8,8.1.1 基本的RS触发器,0,0,1,1,0 0,不定,？,9,8.1.1 基本的RS触发器,3、特性表（真值表）,现态：触发器接收输入信号之前的状态，也就是触发器原来的稳定状态。,次态：触发器接收输入信号之后所处的新的稳定状态。,10,8.1.1 基本的RS触发器,次态Qn+1的卡诺图,特性方程,触发器的特性方程就是触发器次态Qn+1与输入及现态Qn之间的逻辑关系式,11,8.1.1 基本的RS触

3、发器,状态图,描述触发器的状态转换关系及转换条件的图形称为状态图,0,1,1/,1/,10/,01/,12,8.1.1 基本的RS触发器,波形图,反映触发器输入信号取值和状态之间对应关系的图形称为波形图,置1,置0,置1,置1,置1,保持,不允许,13,8.1.1 基本的RS触发器,基本RS触发器的特点,（1）触发器的次态不仅与输入信号状态有关，而且与触发器的现态有关。 （2）电路具有两个稳定状态，在无外来触发信号作用时，电路将保持原状态不变。 （3）在外加触发信号有效时，电路可以触发翻转，实现置0或置1。 （4）在稳定状态下两个输出端的状态和必须是互补关系，即有约束条件。,在数字电路中，凡根

4、据输入信号R、S情况的不同，具有置0、置1和保持功能的电路，都称为RS触发器。,14,8.1.2 同步触发器,基本的RS触发器动作特点是当R、S端的置0信号或置1信号一出现，输出状态就可能随之发生变化。触发器的状态转换没有一个统一的节拍，这不仅使电路的抗干扰能力下降，也不便于多个触发器同步工作。 在实际使用中，经常要求触发器按一定的节拍翻转，为此，需要加入一个时钟控制端CP，只有在CP端出现时钟脉冲时，触发器的状态才能变化。 具有时钟脉冲控制的触发器称为时钟触发器，又称为同步触发器，因为触发器状态的改变与时钟脉冲同步。,15,8.1.2 同步触发器,1、同步RS触发器,CP1时，工作情况与基本

5、RS触发器相同。,16,8.1.2 同步触发器,特性表,特性方程,17,8.1.2 同步触发器,主要特点,波形图,（1）时钟电平控制。在CP1期间接收输入信号，CP0时状态保持不变，与基本RS触发器相比，对触发器状态的转变增加了时间控制。 （2）R、S之间有约束。不能允许出现R和S同时为1的情况，否则会使触发器处于不确定的状态。,不变,不变,不变,不变,不变,不变,置1,置0,置1,置0,不变,18,8.1.2 同步触发器,2、同步D触发器,CP=1期间有效,19,8.1.2 同步触发器,状态图,波形图,在数字电路中，凡在CP时钟脉冲控制下，根据输入信号D情况的不同，具有置0、置1功能的电路，

6、都称为D触发器。,20,8.1.2 同步触发器,3、同步JK触发器,CP=1期间有效,3、同步JK触发器,21,8.1.2 同步触发器,特性表,JK=00时不变 JK=01时置0 JK=10时置1 JK=11时翻转,22,8.1.2 同步触发器,状态图,波形图,在数字电路中，凡在CP时钟脉冲控制下，根据输入信号J、K情况的不同，具有置0、置1、保持和翻转功能的电路，都称为JK触发器。,23,8.1.3 主从触发器,1、主从RS触发器,工作原理,（1）接收输入信号过程 CP=1期间：主触发器控制门G7、G8打开，接收输入信号R、S，有： 从触发器控制门G3、G4封锁，其状态保持不变。,1,0,1

7、、主从RS触发器,24,0,1,特性方程,25,8.1.3 主从触发器,逻辑符号,电路特点,主从RS触发器采用主从控制结构，从根本上解决了输入信号直接控制的问题，具有CP1期间接收输入信号，CP下降沿到来时触发翻转的特点。但其仍然存在着约束问题，即在CP1期间，输入信号R和S不能同时为1。,26,8.1.3 主从触发器,2、主从JK触发器,代入主从RS触发器的特性方程，即可得到主从JK触发器的特性方程：,将,主从JK触发器没有约束。,27,8.1.3 主从触发器,特性表,时序图,28,8.1.3 主从触发器,电路特点,逻辑符号,主从JK触发器采用主从控制结构，从根本上解决了输入信号直接控制的问

8、题，具有CP1期间接收输入信号，CP下降沿到来时触发翻转的特点。 输入信号J、K之间没有约束。 存在一次变化问题。,29,8.14 边沿触发器,1、边沿触发器的逻辑符号,30,8.14 边沿触发器,在每一个CP上升沿时刻，触发器均根据当时输入信号D的状态进行翻转，其他时刻触发器维持原态不变。,2、边沿触发器的时序图,31,8.14 边沿触发器,32,8.14 边沿触发器,3、用边沿触发器构成T触发器和T触发器,在时钟CP作用下，具有保持和翻转功能的触发器，称为T触发器,若将J和K相连作为T输入端就构成了T触发器,33,8.14 边沿触发器,将T代入JK触发器的特性方程中，便得到T触发器特性方程

9、。,(CP下降沿到来有效),JK触发器构成T触发器,34,8.14 边沿触发器,用D触发器也可构成T触发器,根据T触发器特性方程和D触发器 特性方程可得到,(CP上升沿到来有效),当T=0时，在CP作用下，触发器的输出状态保持不变 当T=1时，每来一个时钟CP脉冲，触发器的输出状态翻转一次,35,8.14 边沿触发器,T 触发器,在时钟脉冲作用下，只具有翻转功能的触发器称作T触发器。 T触发器又称计数触发器。,将JK触发器的J和K相连并接高电平1，便构成了T触发器,T触发器是T=1时的特例，T触发器的特性方程：,(CP下降沿到有效),36,8.14 边沿触发器,T触发器也可用D触发器转换成,特

10、性程：,(CP上升沿到来有效),37,8.14 边沿触发器,T触发器在时钟脉冲CP作用下，具有翻转功能。因此，它可用来组成分频电路。,38,8.2 时序逻辑电路,一、概述,时序逻辑电路又称时序电路，它主要由存储电路和组合逻辑电路两部分组成。,根据电路状态转换情况的不同，时序逻辑电路分为: 同步时序逻辑电路：触发器的时钟输入端CP都连在一起。 异步时序逻辑电路：时钟脉冲只触发部分触发器，其余触发器则是由电路内信号触发的。,39,8.2 时序逻辑电路,二、时序逻辑电路的分析方法,基本分析步骤如下:,1写方程式：输出方程 、驱动方程 、状态方程,2列状态转换真值表,3逻辑功能的说明,4画状态转换图和

11、时序图,40,8.2 时序逻辑电路,例 试分析电路的逻辑功能，并画出状态转换图和时序图。,41,8.3 常用的时序逻辑电路,一、寄存器和移位寄存器,1数码寄存器,42,8.3 常用的时序逻辑电路,2移位寄存器,单向移位寄存器,右移位寄存器；,43,8.3 常用的时序逻辑电路,右移寄存器的状态表,44,8.3 常用的时序逻辑电路,双向移位寄存器,45,8.3 常用的时序逻辑电路,3、集成4位双向移位寄存器及应用,CT74LS194,46,8.3 常用的时序逻辑电路,CT74LS194的功能表,47,8.3 常用的时序逻辑电路,用CT74LS194组成顺序脉冲发生器。顺序脉冲是在每个循环周期内，在

12、时间上按一定先后顺序排列的脉冲信号。,移位寄存器的应用举例,48,8.4 计数器,1按计数进制分:,二进制计数器、十进制计数器、任意进制计数器,2按计数增减分：,加法计数器、减法计数器、加/减计数器,3按计数器中触发器翻转是否同步分,异步计数器、同步计数器,49,8.4 计数器,一. 异步计数器,1异步二进制加法计数,由JK触发器组成的4位异步二进制加法计数器和工作波形,50,8.4 计数器,当输入第16个计数脉冲CP时，4个触发器都返回到初始的,状态，同时计数器的Q3输出一个负跃变的进位信号。从输入第17个计数脉冲CP开始，计数器又开始了新的计数循环。,四位二进制加法计数器状态表,51,8.

13、4 计数器,示例讲解：由D触发器组成的4位异步二进制加法计 数器。,52,8.4 计数器,2、异步二进制减法计数器,由JK触发器组成的4位异步二进制减法计数器和工作波形,53,8.4 计数器,3、异步十进制加法计数器,十进制计数器状态表,54,8.4 计数器,8421BCD码异步十进制加法计数器和工作波形,55,8.4 计数器,4、集成异步计数器CT74LS290,ROA和ROB为置0输入端，R9A和R9B为置9输入端,56,8.4 计数器,JK触发器组成的4位同步二进制加法计数器，用下降沿触发，计数脉冲同时加到四片触发器的时钟输入端，称为同步计数器。,二、同步计数器,57,8.4 计数器,(1) 写方程式,输出方程,驱动方程,58,8.4 计数器,状态方程,将驱动方程代入